Ungkapan yang diperolehi tidak semestinya mengandungi bilangan sebutan dan literal yang minima. Jika ia tidak minima dan cara (1), (2), dan (3) tidak boleh digunakan, maka sebutan tersebut perlu diulang untuk membolehkan cara (1), (2), dan (3) digunakan.

4.1.4 Menambahkan Sebutan Berulang

Sebutan ini boleh dimasukkan dengan beberapa cara dan sebutan yang ditambah mestilah membolehkan kita mengurangkan bilangan sebutan dan literal.

Contoh

Contoh berikut menunjukkan penggunaan keempat-empat cara untuk mencari ungkapan minima.

4.2 PETA KARNAUGH

Peta Karnaugh telah dihasilkan oleh Maurice Karnaugh. Ia merupakan cara grafik untuk memapar kandungan jadual sebenar agar sebutan bersebelahan berbeza hanya dalam satu angkubah. Peta Karnaugh mengandungi baris dan turus untuk menghasilkan petak.

Rajah 4.1 dan 4.2 menunjukkan susunan peta Karnaugh bagi satu dan dua angkubah.

Rajah 4.3 menunjukkan susunan peta Karnaugh bagi tiga angkubah. Perhatikan bahawa sebutan yang berbeza hanya dalam satu angkubah ditempatkan di dalam petak bersebelahan untuk membolehkan teorem ABC + ABC = AB digunakan. Misalnya, sebutan ABC (001) adalah bersebelahan dengan tiga sebutan iaitu

Rajah 4.3 menunjukkan susunan peta Karnaugh bagi tiga angkubah. Perhatikan bahawa sebutan yang berbeza hanya dalam satu angkubah ditempatkan di dalam petak bersebelahan untuk membolehkan teorem ABC + ABC = AB digunakan. Misalnya, sebutan ABC (001) adalah bersebelahan dengan tiga sebutan iaitu ABC (001) ABC (010) dan ABC (111), dan semua sebutan ini boleh dicantumkan dalam proses memudahkan ungkapan logik. Di samping petak bersebelahan secara fizikal, petak di dalam turus sebelah kiri dan kanan peta Karnaugh juga dikatakan bersebelahan oleh kerana sebutan bagi petak tersebut berbeza hanya dalam satu angkubah. Oleh itu, petak 000 dan 100 adalah bersebelahan, begitu juga petak 001 dan 101.

Perhatikan tajuk bagi baris dan turus dituliskan dalam nilai bagi angkubah A, B dan C. Baris diberi tajuk dalam turutan AB = 00. AB = 01, AB = 11 dan AB = 10 supaya sebutan di dalam turus bersebelahan berbeza hanya dalam satu angkubah. Misalnya, sebutan ABC dan ABC dalam turus AB = 00 adalah bersebelahan dengan sebutan ABC dan ABC dalam turus AB = 01.

Cara menggunakan peta Karnaugh bagi memaparkan sesuatu fungsi logik ialah dengan mengisi logik 1 ke dalam petak bagi tiap-tiap sebutan yang memberi keluaran logik 1. Bagi petak yang lain isikan logik 0 atau tinggalkan kosong. Rajah 4.4 menunjukkan peta Karnaugh bagi fungsi F(A, B, C) = m1 + m3 + m5. Ini bermakna petak 001, 011, dan 101 mestilah diisi dengan logik 1 manakala petak yang lain diisikan dengan logik 0.

Jika fungsi logik F ditulis dalam bentuk ungkapan hasildarab jumlah, peta Karnaugh dilukis dengan mengisi logik 0 dalam petak bagi sebutan maksima yang memberi keluaran logik 1, manakala dalam petak yang lain diisi dengan logik 1. Oleh itu, F(A, B, C,) = M0 M2 M4 M6 M7 mempunyai peta Karnaugh yang serupa dengan peta Karnaugh dalam Rajah 4.4.

Sebutan di dalam petak bersebelahan dalam peta Karnaugh berbeza hanya dalam satu angkubah dan boleh dicantumkan dengan menggunakan teorem XY + XY = X. Oleh itu, ABC dan ABC dicantum menjadi AC dan ABC dan ABC dicantum menjadi BC. Gelung mengelilingi sekumpulan sebutan menunjukkan bahawa sebutan ini telah dicantumkan. Sebutan yang telah dicantumkan boleh dibaca terus dari peta ini. Misalnya, dalam Rajah 4.6, sebutan T, adalah dalam baris C = 1 (C) dan turus A = 0 (A), iaitu T1 = AC. Perhatikan bahawa B telah dihapuskan oleh kerana angkubah B berbeza di dalam sebutan yang terdapat dalam T1. Begitu juga sebutan T2 adalah dalam baris C= 1(C) dan turus B = 0(B), manakala A telah dihapuskan dengan mencantumkan sebutan minima ABC dan ABC. Oleh itu, T2 = BC dan F(A, B, C) = T1 + T2 iaitu AC + BC.

Peta Karnaugh boleh digunakan untuk membuktikan persamaan Boole. Rajah 4.7 menunjukkan persamaan AB + AC + BC = AB + AC Perhatikan bahawa sebutan BC adalah berulang oleh kerana 1 dalam peta tersebut boleh dipenuhi oleh sebutan AB dan AC. Jika sesuatu fungsi mempunyai dua atau lebih bentuk minima jumlah hasildarab, semua bentuk ini boleh didapati dari peta Karnaugh bagi fungsi tersebut. Rajah 4.8 menunjukkan dua bentuk minima bagi F

Rajah 4.9 menunjukkan penempatan sebutan di dalam peta Karnaugh 4- angkubah. Setiap sebutan di dalam peta ini mempunyai empat sebutan bersebelahan dengan mana ia boleh dicantumkan. Misalnya, m5 (-101) boleh dicantumkan dengan m1 (0001), m4 (0100), m7 (0111) atau m13 (1101) sebab kesemua sebutan ini berbeza hanya dalam satu angkubah dengan m5. Takrif bersebelahan bagi petak peta Karnaugh perlu diperluaskan supaya bukan sahaja turus tepi sebelah kiri dan kanan sahaja dianggap bersebelahan, tetapi baris yang di atas dan di bawah sekali juga adalah bersebelahan. Ini bermakna baris perlu diberi nombor 00, 01, 11, 10 berturutan supaya sebutan m0, m2, m4 dan seterusnya adalah bersebelahan di antara sebutan yang sesudah dan sebelumnya.

Rajah 4.10 menunjukkan permudahan fungsi 4-angkubah. Sebutan boleh dicantumkan dalam kumpulan 2, 4 atau 8 sebutan untuk menghapuskan 1, 2 atau 3 angkubah. Dalam Rajah 4.10(b), perhatikan bahawa 1 pada empat penjuru berbeza dalam A dan C dan membolehkan kita mencantumkannya untuk mendapat BD. Kumpulan yang mempunyai lapan 1 meliputi kedua-dua baris C = 1 dan oleh itu ia memaparkan sebutan C.

Jika sesuatu fungsi diberi dalam bentuk algebra, kita tidak perlu mencari ungkapan jumlah hasildarabnya untuk melukis peta Karnaugh bagi fungsi tersebut. Jika ungkapan algebra itu ditukar kepada bentuk jumlah hasildarab, maka setiap sebutan boleh dilukis terus ke dalam peta Karnaugh. Misalnya, jika kita diberi F = C + BD + ABD kita boleh melukis peta Rajah 4.10(b) sebagai berikut: Pertama lukis lapan 1 ke dalam kedua-dua baris C = 1. Kemudian lukis 1 ke dalam empat penjuru di mana B = D = 0. Akhirnya lukis 1 ke dalam dua petak di mana AB = 01, D = 1.

Setakat ini kita telah memperkatakan tentang bagaimana ungkapan minima dalam bentuk jumlah hasildarab diperolehi. Ungkapan minima berbentuk hasildarab jumlah boleh juga kita dapati dari peta Karnaugh. Memandangkan 0 bagi F merupakan 1 bagi F, ungkapan minima berbentuk jumlah hasildarab bagi F boleh didapati dengan menggelungkan 0 dalam peta Karnaugh bagi F. Pelengkap bagi F ialah ungkapan minima dalam bentuk hasildarab jumlah bagi F. Contoh berikut menerangkan hal ini. Dari peta di atas dan ungkapan minima dalam bentuk hasildarab jumlah bagi F ialah

Ungkapan jumlah hasildarab minima bagi sesuatu fungsi adalah terdiri daripada jumlah siratan utama. Dua 1 bersebelahan dalam peta Karnaugh dipanggil siratan utama jika ia tidak terkandung dalam kumpulan empat 1. Begitu juga, empat 1 bersebelahan dipanggil siratan utama jika ia tidak terkandung dalam kumpulan lapan 1 dan seterusnya. Kesemua siratan utama sesuatu fungsi boleh didapati dari peta Karnaugh. Apabila menulis siratan utama dari peta, kita mestilah berhati-hati dalam membezakan antara siratan yang tidak utama dengan siratan yang utama. Misalnya, dalam Rajah 4.12, ABC dan ABC merupakan siratan fungsi F, tapi ia bukanlah siratan siratan utama sebab ia boleh dicantumkan menjadi BC.

Apabila menulis senarai semua siratan utama dalam peta Karnaugh, perlu diingat bahawa tidak semua siratan utama terdapat di dalam ungkapan minima jumlah hasildarab sungguhpun semua 1 da dalam sesuatu sebutan sudah diliputi oleh siratan utama, sebutan itu masih boleh dianggap sebagai siratan utama dengan syarat ia tidak terkandung di dalam kumpulan 1 yang lebih besar. Misalnya, di dalam Rajah 4.12, ACD ialah satu siratan utama sebab ia tidak boleh dicantumkan dengan 1 yang lain untuk mengurangkan bilangan angkubah. Tetapi, ABD bukan siratan utama sebab ia boleh dicantumkan dengan dua 1 yang menjadi AB. Sebutan BCD merupakan siratan utama walaupun kedua-dua 1 telah diliputi oleh siratan utama lain.

4.3 KEADAAN TIDAK PENTING

Dalam banyak kegunaan, sesuatu fungsi mungkin tidak dapat memenuhi semua nilai nagkubah. Ini adalah sama ada disebabkan oleh nilai tersebut tidak wujud atau jika wujud ia tidak penting. Perhatikan contoh berikut di mana keluaran rangkaian N1 merupakan masukan bagi rangkaian N2.

Katakan keluaran N1 tidak melibatkan semua kemungkinan cantuman nilai A, B dan C. Khususnya, kita anggapkan tiada cantuman nilai W, X, Y, dan Z yang membolehkan A, B dan C mempunyai nilai 001 atau 110. Oleh itu, apabila kita membuat rekabentuk bagi N2, nilai F bagi ABC = 001 atau 110 tidak perlu ditentukan oleh keranan ia tidak mungkin wujud sebagai masukan kepada N2. Misalnya, F boleh dilukiskan seperti berikut: x dalam jadual di atas menunjukkan keadaan di mana nilai 0 atau 1 boleh diberikan kepada F bagi cantuman ABC = 001 atau 110. Dengan lain perkataan, sebutan ABC dan ABC dipanggil sebagai sebutan tidak penting atau sebutan pilihan, oleh kerana dengan wujud atau tidak wujudnya sebutan tersebut tidaklah mengubah cara kerja rangkaian N2.

Apabila kita membina sesuatu fungsi, kita mestilah menentukan nilai bagi sebutan tidak penting. Pada lazimnya, nilai yang dipilih hendaklah dapat memudahkan fungsi berkenaan. Misalnya, Jika kita berikan nilai 0 kepada kedua-dua x maka Jika kita berikan nilai 1 kepada x (ABC) dan nilai 0 kepada x (ABC), maka Jika kita berikan nilai 1 kepada kedua-dua x, maka Pilihan kedua adalah pilihan yang memberikan ungkapan paling mudah.

4.4 PENENTUAN SIRATAN UTAMA PENTING

Memandangkan tidak semua siratan utama diperlukan dalam pembentukan ungkapan jumlah hasildarab minima, maka suatu cara pemilihan siratan utama diperlukan. Untuk mempastikan kita mendapat ungkapan minima dari peta Karnaugh, siratan utama yang penting mestilah dipilih terlebih dahulu; jika tidak, ungkapan tidak minima mungkin didapati. Sebagai contoh, bagi Rajah 4.13(a), jika CD dipilih, maka BD, BC dan AC diperlukan untuk meliputi 1 yang lain dan ini bermakna ungkapan tersebut mengandungi 4-sebutan. Sebaliknya, jika siratan utama yang penting dipilih sepertimana dalam Rajah 4.13(b), maka semua 1 diliputi dan CD tidak diperlukan. Persoalannya ialah bagaimana kita mengenal siratan utama yang penting dari peta Karnaugh? Perhatikan bahawa jika sesuatu sebutan diliputi hanya oleh satu siratan utama, maka siratan utama tersebut adalah penting dan mestilah disertakan dalam ungkapan jumlah hasildarab minima. Oleh itu, kita mestilah mencari sebutan di dalam peta Karnaugh yang diliputi hanya oleh satu siratan utama. Dengan lain perkataan, kita perlu memerhatikan tiap-tiap 1 di dalam peta tersebut dan menyemak bilangan siratan utama yang meliputinya. Jika hanya satu siratan utama yang meliputinya, maka siratan itu adalah penting. Jika terdapat dua atau lebih siratan utama yang meliputinya, maka kita tidak boleh katakan sama ada siratan itu penting atau tidak tanpa menyemakan selanjutnya. Bagi masalah yang mudah, kita boleh mencari siratan utama yang penting secara meneliti setiap 1 di dalam peta Karnaugh. Misalnya, dalam Rajah 4.11, m14 diliputi hanya oleh siratan utama AC;m5 dan m13 diliputi hanya oleh siratan utama BD; dan m2 dan m3 diliputi hanya oleh siratan utama BC.

Bagi peta yang lebih rumit, dan khususnya peta bagi 5-angkubah dan lebih, kita memerlukan cara yang lebih teratur bagi mencari siratan utama yang penting. Apabila menyemak sesuatu sebutan untuk menentukan sama ada ia diliputi oleh satu siratan utama atau lebih, kita perlu meneliti semua petak bersebelahan dengan sebutan itu. Jika sebutan tersebut dan semua 1 bersebelahan dengannya diliputi oleh satu sebutan, maka sebutan itu adalah siratan utama yang penting. Jika semua 1 bersebelahan dengan sebutan tersebut diliputi oleh lebih daripada satu siratan utama, maka siratan utama itu tidak boleh dikatakan penting tanpa penyemakan lebih lanjut. Prinsip ini dijelaskan oleh Rajah 4.14.

Sebutan m0 adalah bersebelahan dengan m1, m2, dan m4. Memandangkan keempat-empat sebutan ini tidak diliputi oleh satu siratan maka tidak adalah siratan utama yang penting. Bagi m1, sebutan bersebelahan dengannya ialah m0 dan m5. Oleh itu, sebutan yang meliputi tiga 1 ini iaitu AC adalah siratan utama penting. Memandangkan hanya satu sebutan bersebelahan dengan m2, sebutan ABD adalah siratan utama penting. Oleh kerana sebutan bersebelahan dengan m7 tidak diliputi oleh satu sebutan, maka sebutan-sebutan ABD atau BCD tidak boleh dikatakan penting setakat ini. Sebutan m11 bersebelahan dengan m15, maka ACD adalah siratan utama penting. Untuk mendapatkan ungkapan minima satu daripada siratan utama tidak penting diperlukan. Sama ada ABD atau BCD boleh dipilih:

Jika sebutan tidak penting wujud dalam peta Karnaugh, kita tidak perlu menyemak sama ada ia diliputi oleh satu atau lebih siratan utama. Tapi apabila menyemak bersebelahan 1 bagi sesuatu sebutan, kita anggapkan sebutan tidak penting yang bersebelahan sebagai 1 memandangkan ia boleh dicantum dengan 1 di dalam proses membentuk siratan utama. Cara berikut boleh digunakan untuk mendapatkan ungkapan minima dari peta Karnaugh: 1. Pilih sebutan yang belum diliputi oleh siratan utama. 2. Cari semua 1 dan x yang bersebelahan dengan sebutan tersebut. 3. Jika hanya satu siratan meliputi sebutan tersebut dan juga semua 1 dan x bersebelahannya, maka siratan itu adalah siratan utama penting. Oleh itu, pilihlah siratan tersebut. 4. Ulang langkah 1-3 sehingga kesemua siratan utama penting diperolehi. 5. Cari set siratan utama minima yang meliputi 1 yang berlebihan.

4.5 PETA KARNAUGH BAGI LIMA DAN ENAM ANGKUBAH

Peta Karnaugh bagi fungsi 5-angkubah f(V, W, X, Y, Z) ditunjukkan dalam Rajah 4.15. Ia terdiri daripada dua peta Karnaugh yang masing- masing mempunyai 16 petak. Peta disebelah kiri menunjukkan semua sebutan bagi V = 0. Manakala peta disebelah kanan menunjukkan semua sebutan bagi V = 1. Penempatan sebutan di dalam kedua-dua peta ini dilakukan dalam bentuk tertentu supaya dua sebutan adalah bersebelahan jika ia menduduki petak yang sama kedudukannya.

Contoh

Permudahkan fungsi Rajah di atas menunjukkan penempatan sebutan bagi fungsi f. Satu siratan utama penting ialah VXYZ di dalam peta sebelah kiri. Sebutan VWXYZ dicantumkan dengan VWXYZ, VWXYZ dan VWXYZ menjadi VWY. Siratan utama penting lain adalah diperolehi dari cantuman sebutan di dalam kedua-dua peta yang bersebelahan, iaitu siratan yang diperolehi adalah bebas dari V. Ini bermakna sebutan VWXYZ dan VWXYZ menjadi WXYZ; sebutan VWXYZ, VWXYZ, VWXYZ dan VWXYZ menjadi XYZ. Sebutan VWXYZ, VWXYZ dan VWXYZ menjadi WXY. Oleh itu ungkapan minima diberi oleh f(V, W, X, Y, Z) = VXYZ + VWY + WXYZ + XYZ + WXY.

Setakat ini kita telah membincangkan peta Karnaugh bagi fungsi 5- angkubah. Berikut ialah peta Karnaugh bagi fungsi 6-angkubah.

4.6 QUINE MCCLUSKEY

Permudahan dengan menggunakan peta Karnaugh amat mudah dilakukan. Malangnya di dalam praktik, cara ini terhad kepada maksima 6-angkubah. Di samping itu, oleh kerana cara ini bergantung kepada kemampuan kita mengeeali siratan utama, ia tidak dapat mempastikan dengan tepat ungkapan minima sesuatu fungsi. Oleh sebab ini juga, cara peta Karnaugh tidak sesuai untuk dilakukan dengan komputer.

Permudahan secara Quine McCluskey adalah lebih teratur. Oleh itu ia boleh dilakukan dengan komputer. Pada dasarnya, cara Quine McCluskey terdiri daripada dua peringkat: 1. Menggunakan bilangan literal dalam tiap-tiap sebutan dengan menggunakan teorem XY + XY = X. Sebutan yang dihasilkan adalah dikenali sebagai siratan utama. 2. Memilih satu set siratan utama minima yang mana apabila dikenakan logik ATAU akan bersamaan dengan fungsi yang ingin dimudahkan.

Untuk memudahkan penerangan tentang kaedah Quine McCluskey, kita perhatikan conoh berikut: Dalam peringkat pertama, semua sebutan ini mestilah dibanding antara satu sama lain dan teorem XY + XY = X digunakan di mana boleh. Untuk memudahkan proses perbandingan, sebutan ditulis dalam bentuk perduaan, dan sebutan dalam bentuk perduaan ini disusun dalam kumpulan mengikut bilangan 1 di dalam tiap-tiap sebutan. Oleh itu, f(A, B, C, D) disusun seperti berikut: Di dalam senarai di atas, kumpulan pertama mengandungi kosong 1, kumpulan kedua mengandungi satu 1, kumpulan ketiga mengandungi dua 1 dan seterusnya.

Dua sebutan boleh dicantum jika ia berbeza hanya dalam satu angkubah. Ini bermakna 0000 dan 0010 boleh dicantum bagi menghapuskan angkubah C menjadikan 00 x 0 (tanda x menunjukkan angkubah yang telah dihapuskan). Secara algebra ialah ABCD + ABCD = ABD Begitu juga sebutan 0000 dan 1000 dicantum menjadi x 000. Sebutan yang didapati ini kemudian disusun bagi memulakan senarai baharu. Kedua-dua sebutan yang telah dicantumkan ditanda dengan.

Perbandingan antara sebutan di dalam kumpulan yang tidak bersebelahan tidaklah perlu. Ini disebabkan sebutan tersebut berbeza dalam sekurang-kurangnya dua angkubah dan tidak boleh dicantum dengan menggunakan teorem XY + XY = X. Begitu juga perbandingan antara sebutan di dalam kumpulan yang sama tidaklah perlu, oleh kerana dua sebutan yang mengandungi bilangan 1 yang sama berbeza dalam sekurang-kurangnya dua angkubah. Ini bermakna hanya sebutan di dalam bahagian bawah berkenaan sahaja perlu dibandingkan.

Memandangkan perbandingan antara kumpulan 0 dengan kumpulan 2, 3 dan 4 tidak diperlukan, kita seterusnya membanding sebutan di dalam kumpulan 1 dan 2. Membanding sebutan 2 dengan semua sebutan di dalam kumpulan 2, kita dapati ia boleh dicantum dengan sebutan 3 dan 10 tetapi tidak dengan sebutan 5. Begitu juga sebutan 8 hanya boleh dicantum dengan sebutan 10 tapi tidak dengan sebutan 3 dan 5.

Seterusnya, kita bandingkan sebutan di dalam kumpulan 2 dan 3, 3 dan 4. Perhatikan bahawa sesuatu sebutan boleh dicantum dengan lebih daripada satu sebutan lain.

Perhatikan bahawa sebutan di dalam senarai kedua telah disusun mengikut bilangan 1 di dalam tiap-tiap sebutan. Sekali lagi kita gunakan teorem XY + XY = X bagi mencantumkan sebutan ini. Percantuman hanya boleh dilakukan jika sebutan itu mengandungi angkubah yang sama atau berbeza hanya dalam satu angkubah sahaja. Ini bermakna, kita hanya perlu membanding sebutan yang mempunyai x di dalam turus yang sama, dan berbeza hanya dalam satu turus.

Sebutan di dalam kumpulan pertama hanya perlu dibandingkan dengan sebutan yang mempunyai x di turus yang sama di dalam kumpulan kedua. Sebutan 00 x 0(0, 2) dicantumkan hanya dengan sebutan 10 x 0 (8, 10) memberikan x 0 x 0. Secara algebra, ini bermakna Sebutan yang diperolehi x 0 x 0 disusun di dalam senarai baharu bersama (0, 2, 8, 10) bagi menunjukkan sebutan yang telah dicantumkan. Sebutan (0, 8) dicantumkan dengan sebutan (2, 10). Sepertimana di dalam senarai pertama, sebutan di dalam senarai kedua yang telah dicantumkan ditandakan dengan.

Proses perbandingan ini diteruskan kepada kumpulan kedua dan ketiga, serta ketiga dan keempat. Perhatikan bahawa empat daripada sebutan di dalam senarai ketiga berulang dan perlu dipotong. Kemudian kita membandingkan sebutan di dalam kumpulan pertama dengan kumpulan kedua, dan kumpulan kedua dengan ketiga. Oleh kerana tiada percantuman boleh dilakukan proses perbandingan berakhir.

Sebutan yang tidak bertanda bermakna ia tidak boleh dicantumkan dengan sebutan lain dan ia dipanggil siratan utama. Memandangkan semua sebutan telah diliputi oleh siratan utama, maka fungsi berkenaan adalah diberi oleh jumlah siratan utama. Dalam contoh ini f(A, B, C, D) = BD + BC + CD + BD. Di dalam ungkapan di atas, setiap sebutan mengandungi bilangan literal yang minima, tetapi bilangan sebutan adalah tidak minima.

Peringkat kedua kaedah Quine McCluskey ialah menggunakan jadual siratan utama untuk memilih set siratan utama yang minima. Sebutan minima fungsi logik diatur di baris atas jadual manakala si ratan utama diatur di turus sebelah kiri. Jika suatu siratan utama meliputi suatu sebutan, maka tanda diletakkan pada persimpangan antara baris dengan turus berkenaan. Berikut ialah jadual siratan utama bagi contoh sebelum ini. Di dalam bari pertama, tanda diletakkan dalam turus 0, 2,8 dan 10 oleh kerana siratan utama BD dibentuk dari cantuman sebutan 0, 2, 8 dan 10. Di dalam baris kedua, tanda diletakkan dalam turus 2, 3, 10 dan 11 setentang dengan siratan utama BC, dan seterusnya.

Jika sesuatu diliputi oleh hanya satu siratan utama, maka ia merupakan siratan utama penting dan mestilah disertakan di dalam ungkapan minima. Siratan utama penting adalah mudah dicari dengan menggunakan jadual siratan utama.

Jika sesuatu turus mengandungi hanya satu tanda, maka baris tersebut adalah dianggap penting. Di dalam contoh di atas, turus 5 dan 13 mengandungi satu tanda, maka siratan utama BD adalah penting.

Setiap kali satu siratan utama dipilih untuk disertakan dalam ungkapan minima, baris tersebut mestilah dipalang. kemudian, turus yang mengandungi sebutan yang diliputi oleh siratan utama tersebut juga dipalang. Rajah berikut menunjukkan jadual yang diperolehi setelah siratan utama penting dipilih dan dipalang. Satu set diratan utama yang minima mestilah dipilih sekarang bagi meliputi turus yang masih belum dipalang. Oleh itu, ungkapan minimanya ialah atau

5 REKABENTUK SISTEM LOGIK

5.1 RANGKAIAN BERBILANG LOGIK

Bilangan gate yang boleh dihubungi secara siri antara masukan sesuatu rangkaian dengan keluarannya adalah disifatkan sebagai bilangan takat bagi rangkaian tersebut. Ini bermakna, sesuatu fungsi yang ditulis dalam bentuk jumlah hasildarab atau hasildarab jumlah secara langsung menggambarkan rangkaian dua takat. Bilangan takat bagi rangkaian DAN-ATAU boleh ditingkatkan dengan memfaktorkan ungkapan jumlah hasildarab yang berkenaan. Begitu juga bilangan takat rangkaian ATAU-DAN boleh ditingkatkan dengan menghuraikan sebutan dalam huraian hasildarab jumlah berkenaan.

Kadangkala dengan memfaktor sesuatu ungkapan untuk meningkatkan bilangan takat akan mengurangkan bilangan gate dan masukan bagi gate. Ini mengurangkan kos untuk membina rangkaian tersebut. Tapi dalam hal lain, dengan meningkatkan bilangan takat akan meninggikan kos pembinaan.

5.11 Contoh Rekabentuk Rangkaian Berbilang Takat

Masalah: Cara suatu rangkaian yang terdiri daripada gate DAN dan ATAU bagi melaksanakan fungsi logik Perhatikan penyelesaian dengan menggunakan rangkaian dua takat dan tiga takat. Kita akan cuba kurangkan bilangan gate dan jumlah bilangan masukan bagi gate tersebut. Anggapkan semua angkubah serta pelengkapnya telah sedia ada sebagai masukan. Penyelesaian: Pertama memudahkan f dengan menggunakan peta Karnaugh: Ungkapan ini dapat kita gambarkan dengan rangkaian terdiri daripada gate DAN-ATAU dalam dua takat. Jika kita faktorkan ungkapan bagi f, kita dapat f = cd(a+b)+cd(a+d) dan fungsi ini dapat dilaksanakan oleh rangkaian terdiri daripada gate ATAU-DAN-ATAU dalam tiga takat Kedua-dua penyelesaian ini menggunakan gate ATAU pada keluarannya. Penyelesaian yang menggunakan gate DAN pada keluarannya mungkin mempunyai kurang masukan gate. Rangkaian ATAU-DAN dua takat adalah digambarkan oleh ungkapan hasildarab jumlah bagi fungsi tersebut. Ini boleh didapati dari peta Karnaugh seperti berikut: Ungkapan ini dapat kita laksanakan dengan rangkaian ATAU-DAN dua takat seperti berikut: untuk mendapatkan rangkaian tiga takat dengan gate DAN keluarannya, kita ungkapkan hasildarab jumlah dengan menggunakan (X + Y)(X + Z) = X + YZ. Oleh itu Ungkapan ini dapat dilaksanakan dalam tiga takat seperti berikut:

Dalam contoh ini, penyelesaian yang paling baik ialah rangkaian dalam Rajah 5.3. Tetapi dalam praktiknya, penentuan penyelesaian yang baik adalah bergantung kepada beberapa faktor: 1. Kelewatan gate. Apabila masukan bagi suatu gate diubah, keluaran gate tersebut hanya akan berubah sejenak kemudian. Dengan lain perkataan, perubahan pada keluaran adalah lewat daripada perubahan yang dikenakan pada masukan. Oleh itu, jika beberapa gate dihubungkan secara berderet, masa yang diambil oleh keluaran untuk berubah mungkin lambat. Ini akan menyebabkan kecepatan kendalian sistem terhad. 2. Bilangan masukan. Ini ialah bilangan masukan bagi sesebuah gate. 3. Keupayaan keluaran. Ini ialah bilangan maksima masukan gate yang boleh dihubungkan kepada satu keluaran gate dan mengekalkan sifat kerja gate tersebut.

5.2 RANGKAIAN BANYAK KELUARAN

Dalam sistem angka yang kompleks, lazimnya lebih daripada satu fungsi penyuisan diperlukan ke atas angkubah masukan.

Fungsi ini boleh kita laksanakan secara berasingan, tetapi cara begini banyak menggunakan gate dan tidak menjimatkan kos. Oleh itu, di dalam praktik fungsi ini dilakukan serentak. Ini membolehkan kita menggunakan gate yang sama bagi dua atau lebih fungsi dan mengurangkan bilangan gate yang digunakan. Dengan lain perkataan, rangkaian ini adalah lebih murah. Berikut ialah satu contoh untuk menjelaskan hal ini.

Rekabentukan satu rangkaian logik dengan empat angkubah masukan dan tiga keluaran untuk melaksanakan fungsi berikut:

Memandangkan kepada rangkaian di atas, jelaslah kepada kita bahawa ia masih boleh dimudahkan lagi dengan menggunakan gate yang sama bagi sebutan AB di dalam fungsi f1 dan f3. Ini mengurangkan bilangan gate kepada 8 dan bilangan masukan gate kepada 19. Seterusnya, cuba perhatikan sebutan ACD di dalam fungsi f1 dan sebutan ACD di dalam fungsi f3. Jika kita gantikan CD di dalam fungsi f2 dengan ACD + ACD, maka sebutan CD tidak diperlukan dan ini menjimatkan satu gate. Rajah 5.7 menunjukkan rangkaian yang lebih baik dengan menggunakan 7 gate dan 18 masukan gate.

Perhatikan bahawa fungsi f2 telah dilaksanakan oleh ungkapan ABC + ACD yang mana bukan ungkapan minima dan dua daripada sebutan di dalamnya adalah bukan siratan utama. Ini bermakna di dalam melaksanakan rangkaian banyak keluaran, penggunaan set siratan utama yang minima tidak semestinya dapat menghasilkan penyelesaian yang paling murah. Dengan lain perkataan, penyelesaian ini menggunakan bilangan gate yang tidak minima. Jika lebih daripada satu penyelesaian menggunakan bilangan gate yang minima, maka penyelesaian yang menggunakan bilangan masukan gate yang minima dipilih.

5.3 PANGALIHKOD PBP DAN PAMERAN TUJUH-TEMBERENG

Contoh selanjutnya menjelaskan kegunaan sebutan yang sama bagi menjimatkan gate. Suatu pengalihkod N perlu direkabentuk bagi menukarkan nombor perpuluhan berkod perduaan (atau ringkasnya PBP) kepada 7 keluaran untuk menyalakan pameran tujuh-tembereng (Rajah 5.8). Untuk memulakan penyelesaian, kita lukiskan jadual sebenar bagi pengalihkod N.

Kemudian kita lukiskan peta Karnaugh bagi tiap-tiap keluaran. Perhatikan bahawa nombor perduaan 10 hingga 15 tidak wujud di dalam bombor PBP. Oleh itu ia boleh dianggap sebagai keadaan tidak penting. Jika setiap fungsi dimudahkan secara berasingan kita dapati dan berikut ialah rangkaian logik bagi melaksanakan fungsi ini.

Sekarang cuba kita teliti peta Karnaugh di dalam Rajah 5.10. Kita dapati bahawa penyelesaian yang telah kita bincangkan itu masih boleh dimudahkan lagi, seperti berikut:

Dari perbincangan ini dapatlah dirumuskan bahawa rekabentuk bagi rangkaian banyak keluaran yang lebih baik boleh didapati dengan tidak mencantumkan beberapa sebutan yang bersebelahan di dalam peta Karnaugh. Ini bermakna kita terpaksa mencuba beberapa penyelesaian sebelum kita dapat menentukan penyelesaian yang paling baik.

6 FLIP-FLOP

Setakat ini kita telah memperkatakan hanya tentang litar logik cantuman, yang mana keluarannya pada satu-satu ketika adalah bergantung kepada cantuman angkubah masukan pada masa itu. Sebaliknya, di dalam bab ini dan bab seterusnya, kita akan memperkenalkan pula litar logik jujukan yang mana keluarannya bergantung, tidak hanya kepada masukan pada masa itu, tetapi juga kepada masukan sebelumnya. Dengan lain perkataan litar ini mestilah mampu untuk mengingati keadaan masukan yang sebelumnya bagi membolehkannya mengeluarkan keluaran.

Flip-flop merupakan alat ingatan yang sering digunakan di dalam litar logik jujukan.

6.1 GAMBARAJAH SAMBUTAN-MASA

Di dalam analisa sesebuah rangkaian jujukan kita kadangkala menggunakan gambarajah sambutan-masa. Gambarajah ini menggambarkan semua isyarat atau keadaan di dalam rangkaian jujukan sebagai fungsi masa. Beberapa angkubah lazimnya dilukis menggunakan skel masa yang sama supaya masa, apabila angkubah itu berubah, dapat dilihat.

Rajah 6.1 menunjukkan gambarajah sambutan-masa bagi sebuah rangkaian jujukan. Masukan X terdiri daripada dua denyutan, yang mana tempoh denyutan pertama ialah dua mikro-saat manakala tempoh denyutan kedua pula ialah tiga mikro-saat. Jarak antara dua denyutan ini ialah tiga mikro-saat. Keluaran Y dari unit pelewat adalah menyerupai isyarat masukan X kecuali ia lewat satu mikro-saat. Keluaran gate DAN, iaitu Z, akan menjadi logik 1 pada masa X = 1 dan Y = 1, dan keluaran Z menjadi logik 0 pada masa lain sepertimana ditunjukkan dalam gambarajah sambutan-masa.

6.2 FLIP-FLOP S-R

Rajah 6.2 menunjukkan satu bentuk flip-flop S-R yang terdiri daripada gate BUKAN-ATAU. S dan R merupakan masukan kepada flip-flop ini dengan Q sebagai keluaran.

Untuk memahami kendalian sistem ini, pertama perhatikan keadaan dengan R = S = 0. Dalam hal ini, Q boleh mempunyai nilai 0 atau 1 bergantung kepada nilai Q sebelum masukan ini dikenakan. Dengan lain perkataan, Q mengekalkan nilainya.

Sekarang jika kita ubah S menjadi 1 dan kekalkan R = 0, ini akan memaksa Q menjadi 1 dan Q menjadi 0. Dengan lain perkataan, sistem ini berkeadaan set. Jika S diubah semula menjadi 0, sistem ini akan kekal dalam keadaan set.

Sebaliknya, jika kita ubah R menjadi 1 dan kekalkan S = 0, Q akan menjadi 0 manakala Q menjadi 1. Mengubah R balik menjadi 0 tidak akan mengubah nilai Q dan Q. Flip-flop ini dikatakan di dalam keadan reset.

Dari perbincangan ini jelaslah kepada kita bahawa flip-flop ini mempunyai ingatan. Ia mengingati keadaan masukan yang paling akhir. Keadaan R = S = 1 diabaikan oleh kerana masukan ini tidak boleh dibenarkan bagi litar ini. Ini adalah disebabkan masukan R = S = 1 akan menimbulkan keadaan Q = 0 dan Q = 0. Mengubah R = S = 0 boleh menyebabkan litar ini berkeadaan set atau reset dan tidak dapat ditentukan.

Rajah 6.5 menunjukkan flip-flop R-S yang terdiri daripada gate BUKAN-DAN. Dalam hal ini, masukan R = S = 1 mengekalkan nilai Q. Keadaan set didapati dengan mengenakan masukan S = 0, R = 1 manakala keadaan reset pula didapati jika masukan R = 0, S = 1 dikenakan. Masukan R = S = 0 adalah tidak dibenarkan dalam litar ini.

Sepertimana di dalam litar cantuman, jadual sebenar atau lebih tepat lagi jadual ujaan digunakan untuk menerangkan kendalian litar jujukan. Di dalam memperkatakan tentang flip-flop, kita akan gunakan istilah keadaan kini yang bermakna keadaan keluaran Q flip-flop pada masa atau ketika masukan dikenakan (atau diubah), manakala istilah keadaan berikutan bermakna keadaan keluaran Q setelah flip-flop menerima masukan ini. Dalam jadual Rajah 6.6, Q, menunjukkan keadaan kini flip- flop, merupakan masa yang diperlukan oleh flip-flop untuk membolehkan perubahan keadaan berlaku, dan Q ialah keadaan berikutan. Sebagai contoh, jika S = 0 dan R = 1 pada saat t, keadaan berikutan bagi flip- flop ialah Q = 0 tidak kira sama ada keadaan kini Q = 1 atau Q = 0.

Dengan menggunakan peta Karnaugh bagi Q kita boleh dapatkan persamaan yang menerangkan sifat flip-flop. Masukan yang tidak dibenarkan boleh dianggap sebagai keadaan tidak penting. Dari Rajah 6.7 kita dapati Qt + = St + Rt + Qr Yakni keadaan berikutan bagi flip-flop ini akan mempunyai Q = 1 sama ada ia disetkan kepada 1 melalui masukan S atau jika keadaan kini ialah 1 dan masukan R ialah 0. Persamaan seperti ini menerangkan keadaan berikutan flip-flop dengan menggunakan keadaan kini serta masukannya adalah dinamakan sebagai persamaan keadaan berikutan.

Rajah 6.8 menunjukkan simbol dan gambarajah masa bagi flip-flop S-R. Perhatikan bahawa apabila S berubah menjadi 1 pada masa t1, Q berubah menjadi 1 seketika ( ) kemudian. Pada masa t2, apabila S berubah menjadi 0, Q tidak berubah. Pada masa t3, R pula berubah menjadi 1, Q berubah menjadi 0 seketika ( ) kemudian. Tempoh denyutan masukan S (atau R) mestilah sekurang-kurangnya sama dengan untuk membolehkan perubahan keadaan Q berlaku.

6.3 FLIP-FLOP T

Apabila membina sistem membilang kita sering memerlukan flip-flop yang bertukar keadaan bagi setiap denyutan jam, sepertimana flip-flop T. Sebuah flip-flop T yang mudah boleh dibina dengan menggunakan flip-flop S-R dan dua gate DAN (Rajah 6.9) Jika keadaan kini flip-flop S-R, Q = 1, Q = 0, ini membuatkan S = 0, R = 1 apabila T berubah menjadi 1 dan menyebabkan Q = 0, Q = 1. Seterusnya, apabila Q = 0, Q = 1 ini membuatkan S = 1, R = 0 apabila T berubah menjadi 1 menyebabkan Q = 1, Q = 0. Dengan lain perkataan, flip-flop ini bertukar keadaan bagi tiap-tiap denyutan T.

Malangnya, flip-flop T seperti ini akan terus bertukar keadaan antara set dengan reset apabila masukan T = 1. Oleh itu, untuk mempastikan ia bekerja dengan betul, kita perlu melambatkan perubahan keluaran Q dari masukan S dan R. Di dalam Rajah 6.11, perhatikan bahawa denyutan T mestilah berakhir sebelum perubahan keadaan Q selesai. Ini mempastikan perubahan keadaan Q tidak akan berlaku sehingga suatu denyutan T lain dikenakan. Jika tempoh bagi T tersangat panjang atau tempoh lewat- masa tersangat pendek, perubahan ke atas Q akan disuabalik kepada gate DAN pada masa T = 1 menyebabkan Q berubah sekali lagi.

Didalam praktik, lazimnya flip-flop T berubah pada pinggir depan atau belakang denyutan T. Rajah 6.12 menunjukkan sebuah flip-flop T yang berubah pada pinggir-belakang denyutan masukan. Flip-flop ini tidak menghadapi masalah perubahan Q yang tidak stabil. Ini adalah disebabkan oleh perubahan keadaan Q hanya berlaku pada pinggir belakang denyutan T.

Katakan S = R = 1(~ + V); voltan pada titik X dan Y hampir + V. Apabila denyutan T dikenakan, pinggir depannya akan dibezakan oleh kapasitor C1, C2 tetapi denyutan menghala-positif pada X dan Y dihalang oleh diod D1, D2 daripada sampai kepada masukan gate DAN. Pinggir belakang denyutan T menghasilkan denyutan menghala-negatif pada X dan Y. Tetapi kedua-dua X dan Y tidak menjadi negatif oleh itu diod D1, D2 tidak mengalir dan keadaan flip-flop tidak berubah.

Sekarang katakan S = 0, R = 1. Ini menyebabkan voltan pada titik X hampir OV dan voltan pada titik Y hampir + V. Sekali lagi apabila denyutan T dikenakan, denyutan menghala-positif dihalang oleh diod D1, D2 daripada sampai kepada masukan gate. Begitu juga denyutan menghala- negatif pada titik Y. TEtapi, denyutan menghala-negatif pada titik X hampir - V dan ini menyebabkan diod D1 mengalir menjadikan masukan gate DAN sifar. Ini memaksa Q berubah menjadi 1.

Berikut ialah jadual sebenar dan persamaan keadaan berikutan bagi flip-flop T.

6.4 FLIP-FLOP J-K

Flip-flop J-K menggabungkan ciri flip-flop S-R dengan flip-flop T. Jika 1 dikenakan kepada J atau K, ia akan menyerupai masukan S dan R. Tetapi, bagi flip-flop J-K, masukan J = K = 1 boleh dikenakan dan akan menyebabkan Q berubah keadaan di antara 1 dan 0 seperti mana flip-flop T. Rajah 6.14 menunjukkan jadual dan persamaan keadaan berikutan bagi flip-flop J-K. Rajah 6.14(c) menunjukkan satu cara membina flip-flop J-K dengan menggunakan flip-flop S-R serta gate DAN. Jika Q = 0, masukan J = 1 akan memaksa flip-flop berkeadaan set, Q = 1. Jika Q = 1, masukan K = 1 akan memaksa flip-flop berkeadaan reset, Q = 0. Jika masukan J dan K dijadikan 1 secara serentak, maka flip-flop ini akan menyerupai flip- flop T dan perubahan keadaan berlaku. Di sini juga perubahan keadaan flip-flop S-R mesti dilewatkan bagi mempastikan kestabilan keadaan. Apabila J dan K dikenakan serentak, masalah masa mungkin timbul jika tempoh denyutan J dan K terlalu lama atau jika ia tidak mencapai logik 1 betul-betul serentak. Bagi mengatasi masalah ini, flip-flop J-K berjam digunakan.

6.5 FLIP-FLOP J-K BERJAM

Dalam rangkaian jujukan yang menggunakan bilangan gate dan flip-flop yang agak banyak, lazimnya, kendalian flip-flop adalah diselaraskan dengan menggunakan denyutan jam yang sama untuk semua flip-flop. Denyutan jam boleh dikenakan kepada setiap flip-flop melalui gate luar, atau gate dalam mungkin digunakan sepertimana halnya dengan flip-flop litar integrasi.

Rajah 6.15 menunjukkan flip-flop J-K berjam. Flip-flop ini mempunyai tiga masukan J, K, dan jam T. Sepertimana ditunjukkan dalam Rajah 7.15(b), flip-flop ini berubah keadaan sejurus () selepas pinggir belakang denyutan jam dengan syarat J dan K mempunyai nilai tertentu. Jika J = 1 pada masa denyutan jam dikenakan, Q akan set menjadi 1 dengan serta-merta selepas denyutan jam. Jika K = 1 pada masa denyutan jam dikenakan, Q akan berubah menjadi 0. Begitu juga jika J = K = 1, Q akan berubah keadaan selepas denyutan jam dikenakan. Perubahan keadaan adalah dibolehkan oleh denyutan jam. Oleh itu, mengubah J atau K tidak akan mengubah keadaan flip-flop. Oleh kerana Q = 0, J = 1 dan K = 0 ketika denyutan jam pertama dikenakan, Q berubah menjadi 1 pada masa t1 ketika denyutan jam kedua tiba, Q = 1, J = 0 dan K = 1, maka Q berubah menjadi 0 pada masa t2. Seterusnya, ketika denyutan jam ketiga tiba, Q = 0, J = K = 1, oleh itu Q berubah menjadi 1 pada masa t3.

Flip-flop dalam Rajah 6.15 berubah keadaan pada pinggir belakang denyutan jam. Ini bermakna denyutan jam mestilah mempunyai tempoh turun yang singkat. Denyutan jam yang mempunyai tempoh turun yang agak lama boleh menyebabkan kendalian flip-flop ini tidak tentu. Untuk mengatasi masalah ini, flip-flop tuanhamba J-K berjam digunakan. Flip-flop ini menggunakan dua flip-flop S-R dengan dua takat tubir sepertimana ditunjukkan dalam Rajah 6.16. Kecerunan pinggir depan dan belakang denyutan jam telah direndahkan untuk menjelaskan flip-flop ini. Pada pinggir depan denyutan jam, gate 3 dan 4 akan terbuka untuk mengasingkan masukan flip-flop 'hampa' dari 'tuan' pada titik 'a'. Dengan lain perkataan, selepas titik 'a' masukan X3 dan X4 mestilah 0 untuk menghalang isyarat P dan P daripada sampai kepada flip-flop 'hamba'. Ini menghalang flip-flop 'hamba' daripada berubah keadaan. Kemudian, pada titik 'b', gate 1 dan 2 akan tertutup dan membenarkan flip-flop 'tuan', berubah keadaan mengikut masukan J dan K. Pada pinggir belakang denyutan jam, gate 1 dan 2 akan terbuka pada titik 'c' mengasingkan masukan J dan K dari flip-flop 'tuan'. Pada titik 'd' gate 3 dan 4 akan tertutup memindahkan keadaan flip-flop 'tuan' kepada 'hamba'.

Dalam Rajah 6.16(b), perhatikan bahawa oleh kerana J = 1 ketika denyutan jam pertama, P berubah menjadi 1 pada masa tb dan Q berubah menjadi 1 pada masa td. Perubahan keadaan flip-flop 'tuan' berlaku pada pinggir depan denyutan jam dan diikuti oleh perubahan keadaan flip-flop 'hamba' pada pinggir belakangnya.

6.6 FLIP-FLOP D

Dalam sistem logik, kita kadangkala ingin mengekalkan sesuatu keadaan antara satu denyutan jam hingga denyutan jam berikutnya. Dengan lain perkataan, kita memerlukan suatu flip-flop yang mempunyai persamaan keadaan berikutan seperti berikut: Rajah 6.17 menunjukkan flip-flop D yang dibina dengan menggunakan flip- flop S-R. Jika Q = 0, masukan D = 1 apabila denyutan jam tiba, Q akan berubah menjadi 1. Begitu juga, jika Q = 1 dan masukan D = 0, Q akan berubah menjadi 0 apabila denyutan jam tiba. Malangnya, jika masukan D berubah ketika denyutan jam T berkeadaan 1, Q juga turut berubah, Ini bermakna, tempoh denyutan jam mestilah singkat berbanding dengan tempoh masukan D atau masukan D mestilah tidak berubah sehingga selesai denyutan jam.

Rajah 6.18 menunjukkan flip-flop D yang dapat mengatasi masalah ini. Katakan T = 0, maka keluaran gate G3 dan G4 adalah 1 dan flip-flop G5 G6 boleh berada dalam keadaan set atau reset. Jika D = 0 apabila denyutan jam T menjadi 1, maka keluaran gate G2 adalah 1, semua masukan kepada gate G4 adalah 1 dan keluarannya adalah 0. Keluaran gate G3 kekal pada 1 oleh kerana masukannya dari gate G1 adalah 0. Oleh itu Q menjadi 0 dan Q menjadi 1. Begitu juga jika D = 1, apabila denyutan jam T menjadi 1, keluaran gate G4 kekal pada 1 oleh kerana keluaran gate G2 adalah 0. Tetapi keluaran gate G3 menjadi 0 menyebabkan Q = 1 dan Q = 0.

Perhatikan bahawa setelah denyutan jam berubah menjadi 1 dan keluaran gate G3 atau G4 sudah berubah menjadi 0, mengubah D tidak memberi kesan kepada keluaran gate G3 atau G4 sehingga perubahan 0-1 denyutan jam berikutnya.

7 PEMBILANG DAN ALATDAFTAR

Litar jujukan boleh dibahagikan kepada dua jenis-segerak dan tak segerak. Bagi sistem segerak, semua flip-flop digerakkan oleh denyutan jam yang sama agar semua flip-flop berubah serentak. Bagi sistem tak segerak, perubahan keadaan flip-flop adalah bergantung kepada perubahan yang berlaku ke atas masukan serta tempoh-lewat yang terdapat di dalam litar tersebut. Oleh sebab ini, rekabentuk litar segerak, lazimnya, lebih mudah dibandingkan dengan litar tak segerak. Litar segerak adalah lebih rencam tetapi ia mempunyai lebih kelajuan bekerja.

Pembilang adalah litar jujukan yang paling mudah dan mempunyai hanya satu masukan, iaitu angkubah yang perlu dibilang.

7.1 JADUAL KEADAAN DAN GAMBARAJAH KEADAAN

Di dalam bab sebelum ini kita telah melihat bagaimana sifat sesebuah flip-flop dapat ditunjukkan dengan jadual ujaan. Dalam bahagian ini, kegunaan jadual ujaan akan diperluaskan dan beberapa jadual serta gambarajah akan diberikan untuk memudahkan analisa dan rekabentuk rangkaian jujukan.

Jadual keadaan memaparkan turutan keadaan bagi sesebuah sistem logik. Bilangan maksima keadaan adalah dihadkan oleh bilangan flip- flop. Jika dalam sesuatu sistem itu mengandungi m flip-flip, maka bilangan maksima keadaan bagi sistem tersebut ialah 2m. Bagi setiap keadaan di dalam jadual keadaan, keterangan berikut disertakan:

i. Keadaan kini Q1 dalam bentuk perduaan atau perpuluhan. ii. Keadaan berikutan Qt + bagi semua cantuman masukan kepada sistem. Rajah 7.1(a) menunjukkan sebuah sistem logik yang terdiri daripada sebuah flip-flop T dan sebuah gate DAN. Dari jadual ujaan bagi flip- flop T kita ketahui bahawa Dengan menggunakan ungkapan di atas, jadual keadaan dalam Rajah 7.1(b) diperolehi.

Keluaran K sistem tersebut adalah diberi oleh dan Rajah 7.1(c) menunjukkan jadual keluaran. Ada kalanya jadual dalam Rajah 7.1(b) dan Rajah 7.1(c) disatukan dan dipanggil sebagai jadual keadaan.

Keterangan yang terkandung di dalam jadual keadaan boleh juga dipaparkan di dalam gambarajah keadaan. Dalam gambarajah ini, setiap keadaan ditunjukkan oleh bulatan yang dikenali sebagai nodan manakala setiap peralihan yang mungkin berlaku ditunjukkan oleh cabang yang bermula dari nodan dan berakhir pada nodan, sama ada nodan yang sama atau berlainan. Pada cabang ini disertakan masukan yang berkaitan. Rajah 7.1(d) menunjukkan gambarajah keadaan bagi litar logik dalam Rajah 7.1(a). Perhatikan bahawa keluaran ditulis pada cabang dalam bentuk /0 atau /1. Ini adalah disebabkan keluaran bergantung kepada masukan, yakni Jika keluaran tidak bergantung kepada masukan misalnya jika K, = Q+, keluaran tidak akan ditulis pada cabang, sebaliknya, ia akan ditulis pada nodan.

7.2 ANALISA PEMBILANG

Sungguh pun sesuatu rangkaian jujukan dapat dianalisakan untuk menentukan jujukan keadaan flip-flop dan jujukan keluaran dengan mengikuti perubahan isyarat 0 dan 1 di dalam rangkaian tersebut apabila suatu jujukan masukan dikenakan, namun begitu cara ini hanya memadai bagi rangkaian mudah. Bagi rangkaian yang agak rencam, cara yang lebih berkesan ialah dengan melukiskan gambarajah keadaan atau jadual keadaan yang menunjukkan sifat kerja rangkaian tersebut.

Sebagai contoh perhatikan pembilang segerak dalam Rajah 7.2. Oleh kerana rangkaian ini mengandungi tiga flip-flop, maka ia mempunyai lapan (23) kemungkinan keadaan. Dari Rajah 7.2 fungsi ujaan bagi flip-flop A, B dan C adalah seperti berikut: Dengan menggunakan fungsi ini kita dapat melukiskan jadual ujaan. Oleh kerana perubahan keadaan bagi flip-flop berlaku hanya apabila denyutan masukan C menjadi 1, maka di dalam jadual ujaan kita berikan nilai 1 kepada C. Perhatikan bahawa jika pembilang berkeadaan 000, masukan kepada flip-flop Ta, Tb dan Tc akan menjadi 0, 0 dan 1 apabila denyutan masukan menjadi 1. Ini akan menyebabkan keadaan flip-flop A dan B tidak berubah manakala keadaan flip-flop C akan berubah menjadi 1. Sekarang keadaan pembilang ialah 001 dan apabila C = 1, Ta = 0, Tb = 1 dan Tc = 1. Ini menyebabkan keadaan pembilang berubah menjadi 010. Begitulah seterusnya Rajah 7.4 menunjukkan jadual keadaan bagi pembilang ini.

Jadual keadaan menunjukkan keadaan kini dan keadaan berikutan iaitu keadaan pembilang setelah denyutan masukan C tiba. Dengan lain perkataan, jika pada mulanya pembilang berkeadaan 000, ia akan menjadi 001 apabila denyutan masukan tiba dan akan menjadi 010 apabila tiba denyutan berikutnya. Pembilang ini akan membilang denyutan C, 000, 001, 010, 011, 100, 101, 110, 000, ....

Keluaran pembilang diberi oleh iaitu K bernilai 1 hanya apabila pembilang berkeadaan 111. Ini jelas dapat dilihat di dalam jadual keluaran (Rajah 7.5).

Untuk mendapatkan gambaran kendalian pembilang yang lebih jelas lagi, gambarajah keadaan dilukiskan. Tiap-tiap keadaan pembilang ditunjukkan sebagai nodan manakala perubahan antara keadaan ditunjukkan dengan cabang berarah antara nodan.

Gambarajah keadaan bagi pembilang di dalm cantoh ini ditunjukkan dalam Rajah 7.6. Nilai keluaran K bagi tiap-tiap keadaan juga boleh kita tunjukkan pada nodan. Keluaran K adalah ulangan satu turutan yang terdiri daripada 8 keadaan ... 0 0 0 0 0 0 0 1 .... iaitu keluaran akan bernilai 1 bagi tiap-tiap lapan denyutan masukan dan oleh itu pembilang ini dikenali juga sebagai pembilang bahagi lapan atau modula-8.

7.3 SINTESIS PEMBILANG

Sintesis pembilang adalah terbalik kepada analisa pembilang. Langkah pertama ialah melukiskan gambarajah keadaan dan memberikan keadaan pembilang kepada tiap-tiap nodan. Tetapi di sini masalah akan timbul, misalnya, jika kita ingin merekabentuk pembilang bahagi enam, maka gambarajah keadaan mestilah mempunyai satu kitar terdiri daripada enam keadaan, tetapi kita perlu mempastikan keadaan yang mana dan dalam turutan yang bagaimana? Masalah ini tidak akan kita bincangkan, sebaliknya, kita anggapkan keadaan atau turutan keadaan pembilang yang kita ingin kita rekabentuk itu sebagai telah ditetapkan.

Sebagai contoh untuk menerangkan cara sintesis pembilang katakan kita ingin merekabentuk sebuah pembilang : 6. Ini bermakna kita memerlukan tiga flip-flop dengan lapan kemungkinan keadaan dan katakan kita memilih enam keadaan seperti berikut: 001, 010, 011, 100, 101 dan 110 dalam turutan begitu. Rajah 7.7 menunjukkan gambarajah keadaan bagi pembilangan ini. Perhatikan bahawa keadaan 000 dan 111 terpaksa ditinggalkan bersendiri sehingga fungsi ujaan dapat ditetapkan. Jadual keadaan adalah seperti di dalam Rajah 7.8 Dari jadual keadaan, jadual ujaan boleh didapati, tetapi sebelum itu kita mestilah memilih jenis flip-flop yang akan digunakan untuk membina pembilang tersebut.

7.3.1 Rekabentuk Pembilang Menggunakan Flip-Flop J-K

Katakan kita memilih flip-flop jenis J-K. Dari bab 6 kita ketahui bahawa untuk mengubah Q dari 0 kepada 0, JK mestilah 00 atau 01 iaitu 0x; untuk mengubah Q dari 0 kepada 1, JK mestilah 10 atau 11 iaitu 1x; untuk mengubah Q dari 1 kepada 0, JK mestilah 01 atau 11, atau x1 dan untuk mengubah Q dari 1 kepada 1, JK mestilah 00 atau 10, iaitu x0. Oleh itu untuk mengubah keadaan pembilang dari 001 kepada 010, Ja Ka mestilah 0x, Jb Kb mestilah 1x dan Jc Kc mestilah x1. Dengan ini jadual ujaan dapat kita tuliskan. Dari jadual ujaan ini fungsi ujaan dapat diperolehi. Tetapi untuk mengurangkan bilangan gate yang mungkin diperlukan untuk membina pembilang ini, peta Karnaugh dilukiskan bagi tiap-tiap fungsi ujaan. x menandakan keadaan tidak penting manakala ? menandakan keadaan tidak ditetapkan. Bezanya antara x dengan ? ialah x boleh diberi nilai 0 atau 1 tanpa apa-apa syarat manakala nilai bagi ? mestilah dipilih agar keadaan 000 dan 111 mengarah ke dalam kitar utama pembilang. Ini adalah perlu bagi mempastikan pembilang akan bekerja dengan betul walaupun ia bermula dalam keadaan 000 atau 111.

Dari peta Karnaugh, katakan kita memilih Jc = Kc = 1. Apabila pembilang berkeadaan 000, keadaan berikutnya ialah ..1 iaitu mungkin 001, 011 101 atau 111. Jika ia berubah kepada keadaan lain daripada 111, keadaan 000, akan menuju ke dalam kitar utama pembilang. Tetapi, jika sebaliknya, kita mestilah memaksa keadaan 111 menuju ke dalam kitar utama supaya selepas dua denyutan jam pembilang akan memasuki kitar utama. Sekarang perhatikan pula apabila pembilang berkeadaan 111. Oleh kerana Jc = Kc = 1, keadaan 111 akan diikuti oleh ..0 iaitu mungkin 000, 010, 100 atau 110. Jika ia berubah kepada keadaan lain daripada 000, pembilang ini akan memasuki kitar utama dan ia dapat bekerja dengan sempurna.

Tetapi masalah akan timbul jika pembilang berubah dari keadaan 000 kepada 111 dan dari 111 kepada 000. Satu kitar tambahan telah wujud dan sekiranya pembilang termasuk ke dalam keadaan 000 atau 111, ia hanya akan berubah antara keadaan 000 dengan 111 dan tidak akan dapat memasuki kitar utama. Ini bermakna pembilang akan gagal untuk membilang denyutan masukan dengan betul.

Untuk mengelakkan masalah ini, kitar tambahan mestilah tidak wujud. Ini bermakna pada keadaan 000, Ja dan Jb mestilah diberi nilai 0 atau pada keadaan 111, Kz dan Kb mestilah diberi nilai 0. Dari peta Karnaugh kita dapati iaitu apabila pembilang berkeadaan 000, Ja Ka = 00, Jb Kb = 00 dan keadaan berikutnya ialah 001. Bagi keadaan 111, Ja Ka = 11, Jb Kb = 11 dan keadaan 111 akan diikuti oleh 000. Rajah 7.10 menunjukkan gambarajah keadaan yang lengkap dan Rajah 7.11 menunjukkan litar pembilang menggunakan flip-flop J-K.

7.3.2. Rekabentuk Pembilang Menggunakan Flip-Flop T

Sekarang cuba kita perhatikan pula rekabentuk pembilang menggunakan flip-flop T. Dari bab 6 kita ketahui bahawa masukan T akan mengubah keadaan flip-flop iaitu dari 0 menjadi 1 dan dari 1 menjadi 0. Dengan ini kita dapat melukiskan jadual ujaan. Dari jadual ujaan dalam Rajah 7.12, fungsi bagi Ta, Tb dan Tc boleh didapati. Tetapi untuk memudahkan fungsi ini peta Karnaugh digunakan. di mana tanda ? menandakan keadaan tidak ditetapkan. Sepertimana di dalam bahagian 7.3.1., nilai bagi ? mestilah dipilih agar keadaan

Dari peta Karnaugh, kita dapati Ini bermakna keadaan berikutan bagi keadaan 000 ialah .. 1 dan keadaan berikutan bagi keadaan 111 ialah .. 0. Bagi flip-flop B, katakan kita memilih iaitu pada keadaan 000, Tb = 0 dan pada keadaan 111, Tb = 1. Ini bermakna keadaan 000 akan diikuti oleh .01 manakala keadaan 111 akan diikuti oleh .00. Oleh kerana keadaan berikutan bagi keadaan 000 ialah sama ada 001 atau 101 menuju ke dalam kitar utama, Ta pada keadaan 000 dan 111 boleh diberi nilai 0 atau 1. Dari peta Karnaugh iaitu pada keadaan 000, Ta = 0 dan pada keadaan 111, Ta = 1. Ini bermakna keadaan berikutan bagi 000 ialah 001 dan bagi 111 ialah 000.

Rajah 7.13 menunjukkan litar pembilang menggunakan flip-flop T dan Rajah 7.14 menunjukkan gambarajah keadaannya.

7.3.3 Rekabentuk Pembilang Menggunakan Flip-Flop D

Bagi flip-flop D, Qt + * = Dt iaitu keadaan Q akan berubah menyamai D, selepas denyutan jam. Ini bermakna jadual ujaan adalah sama dengan jadual keadaan di dalam Rajah 7.8. Berikut ialah peta Karnaugh bagi Da, Db dan Dc. Dari peta Karnaugh di atas jelaslah bahawa Rajah 7.16 menunjukkan pembilang menggunakan flip-flop D dan Rajah 7.17 menunjukkan gambarajah keadaannya.

7.4 REKABENTUK ALATDAFTAR

Alatdaftar adalah mustahak di dalam kebanyakan sistem angka. Ia sering digunakan untuk menyimpan maklumat dalam bentuk nombor perduaan. Di samping itu, ia juga memainkan peranan penting bagi kendalian aritmetik seperti mencari pelengkap, mendarab dan membahagi.

7.4.1 Alatdaftar Storan

Bagi alatdaftar storan, tiap-tiap flip-flop mestilah mempunyai persamaan keadaan berikutan yang terbentuk di mana M ialah masukan bagi flip-flop tersebut. Perhatikan bahawa persamaan ini adalah menyerupai persamaan keadaan berikutan bagi flip- flop D. Oleh itu, litar yang paling mudah untuk alatdaftar storan ni ialah dengan menggunakan flip-flop D sepertimana di dalam Rajah 7.18. Maklumat M3 M2 M1 M0 akan disimpan di dalam alatdaftar ini apabila satu denyutan jam dikenakan.

7.4.2. Alatdaftar Alihan

Alatdaftar alihan boleh digambarkan sebagai alatdaftar storan yang mana masukan kepada satu flip-flop ialah keluaran flip-flop sebelumnya atau selepasnya. Iaitu, jika kita berikan nombor kepada flip-flop dari kanan ke kiri, persamaan berikut menerangkan kendalian alatdaftar alihan ke kanan. di mana Masukan Alihan Kanan merupakan maklumat masukan bagi flip-flop yang paling kiri Rajah 7.19 menunjukkan alatdaftar alihan 4-angka. Jika kandungan asal alatdaftar alihan 1011 dan jika MAK = 0, selepas satu denyutan alihan dikenakan, kandungan ini akan beralih satu angka ke kanan dan nilai MAK akan dimasukkan ke dalam flip-flop A, menjadikan 0101 iaitu angka 1 di sebelah kanan telah dikeluarkan. Selepas denyutan alihan kedua, kandungan ini menjadi 0010, kemudian 0001 dan selepas denyutan keempat kandungan alatdaftar ini menjadi 0000. Masukan kepada alatdaftar ini adalah berbentuk siri. Rajah 7.20 menunjukkan alatdaftar alihan dengan masukan selari.

8 RANGKAIAN JUJUKAN-UMUM

Setakat ini kita telah memperkatakan tentang pembilang dan alatdaftar iaitu rangkaian jujukan yang tidak mempunyai masukan selain daripada denyutan jam atau alihan. Berikut ini kita akan bincangkan pula tentang analisa dan sintesis bagi rangkaian jujukan secara umum.

8.1 JENIS RANGKAIAN JUJUKAN

Pada amnya, rangkaian jujukan boleh dibahagi kepada dua jenis- rangkaian jenis Moore dan rangkaian jenis Mealy. Sesebuah rangkaian dikatakan berjenis Moore jika keluarannya bergantung hanya kepada keadaan kini. Bagi rangkaian jenis ini gambarajah keadaan adalah terdiri daripada nodan di mana keadaan serta keluaran rangkaian dituliskan. Cabang berarah menunjukkan keadaan berikutan dengan masukan tertentu. Sebaliknya, jika keluaran sesebuah rangkaian itu bergantung tidak hanya kepada keadaan kini tetapi juga kepada masukan, rangkaian itu dikatakan jenis Mealy. Bagi rangkaian Mealy gambarajah keadaan adalah terdiri daripada nodan di mana keadaan rangkaian dituliskan. Cabang berarah menunjukkan keadaan berikutan dengan masukan dan keluaran tertentu.

8.11 Rangkaian Moore

Perhatikan rangkaian Moore di dalam Rajah 8.1 Dari rangkaian di dalam Rajah 8.1, fungsi ujaan flip-flop adalah seperti berikut: Persamaan keadaan berikutan bagi flip-flop diberi oleh Berikut ialah peta Karnaugh bagi persamaan ini Memandangkan bahawa peta Karnaugh ini mempunyai angkubah yang sama, ia boleh kita cantumkan menjadi jadual peralihan (Rajah 8.2a). Jadual ini menunjukkan keadaan berikutan flip-flop sebagai fungsi keadaan kini dan masukan. Dari Rajah 8.1 keluaran adalah diberi oleh Oleh itu jadual keluaran bagi rangkaian ini adalah sepertimana di dalam Rajah 8.2b

Rajah 8.3a menunjukkan jadual keadaan bagi rangkaian di dalam Rajah 8.1. Jadual ini diperolehi dengan mencantumkan jadual peralihan dengan jadual keluaran. Dari jadual keadaan, gambarajah masa bagi mana-mana turutan masukan boleh kita lukiskan. Rajah 8.3b menunjukkan gambarajah masa bagi rangkaian di dalam Rajah 8.1 bagi turutan masukan X = 10101, dengan keadaan permulaan Qa Qb = 00.

Pada mulanya, Qa Qb = 00, Z = 0 dan X = 1, ini bermakna selepas denyutan jam, keadaan flip-flop berubah menjadi Qa Qb = 11 dan keluaran Z = 1. Masukan berikutnya ialah X = 0. Dari jadual keadaan, kita dapati keadaan berikutan ialah 11 dan denyutan jam berikutnya tidak mengubah keadaan Qa Qb dan Z. Jika proses ini kita teruskan, gambarajah, masa seperti di dalam Rajah 8.3b diperolehi.

Jika keadaan flip-flop secara berasingan tidak penting kepada kita, cantuman keadaan flip-flop boleh kita gantikan dengan simbo l yang menunjukkan keadaan rangkaian. Misalnya, di dalam Rajah 8.3a, keadaan 00 boleh digantikan dengan So, 01 dengan S1, 11 dengan S3 dan 10 dengan S2. Rajah 8.4a menunjukkan jadual keadaan bagi rangkaian di dalam Rajah 8.1. Perhatikan bahawa turus Z diberi tajuk keluaran kini oleh kerana ia merupakan keluaran yang bergantung kepada keadaan kini rangkaian.

Dari jadual keadaan, kita boleh lukiskan gambarajah keadaan, dengan nilai keluaran dituliskan di bawah simbol keadaan. Cabang berarah yang menunjukkan keadaan berikutan disertakan dengan nilai masukan X . Ini bermakna jika rangkaian berkeadaan So dan X = 1, denyutan jama akan menyebabkan peralihan kepada keadaan S3. Dari rangkaian di dalam Rajah 8.5, fungsi ujaan flip-flop adalah seperti berikut: Persamaan keadaan berikutan bagi flip-flop diberi oleh Berikut ialah peta Karnaugh bagi persamaan ini Dengan mencantumkan peta Karnaugh ini kita memperolehi jadual peralihan (Rajah 8.6a). Dari rangkaian di dalam Rajah 8.5, keluaran adalah diberi oleh dan Rajah 8.6b menunjukkan jadual keluaran Dengan mencantumkan jadual peralihan dengan jadual keluaran, jadual keadaan diperolehi. Dari jadual ini, kita boleh melukiskan gambarajah masa seperti di dalam Rajah 8.7b. Bermula dengan Qa = Qb = 0 dan X = 1, jadual keadaan menunjukkan bahawa Z = 1 dan Qa + * Qbt + * = 01. Oleh itu, selepas denyutan jam, keadaan flip- flop B akan berubah menjadi 1. Sekarang, dari baris 01 jadual, jika X masih lagi 1, keluaran akan menjadi 0 sehingga masukan diubah menjadikan X = 0. Ini akan menyebabkan keluaran Z menjadi 1 dan keadaan berikutan Qa Qb ialah 01. Oleh itu, denyutan jam berikutnya tidak akan mengubah keadaan Qa Qb dan Z sehingga masukan X diubah menjadi 1.

Jika kita gantikan keadaan 00 dengan so, 01 dengan S1, 11 dengan S3 dan 10 dengan S2, kita boleh lukiskan jadual keadaan bagi rangkaian di dalam Rajah 8.5 dan gambarajah keadaannya. Di dalam Rajah 8.8a, turus bertajuk `keluaran kini' menunjukkan keluaran yang bergantung kepada keadaan serta masukan kini. Oleh itu, jika keadaan kini ialah So dan masukan diubah dari 0 kepada 1, keluaran akan dengan serta-merta berubah dari 0 menjadi 1. Walau bagaimanapun, keadaan tidak akan berubah kepada keadaan berikutan (S1) sehingga selepas denyutan jam. Bagi Rajah 8.8b, tanda pada cabang berarah berbentuk X/Z, di mana simbol sebelum palang ialah masukan, manakala simbol selepas palang merupakan keluarannya. Oleh itu, di dalam keadaan So, masukan 0 akan memberi keluaran 0 dan masukan 1 akan memberi keluaran 1. Perhatikan bahawa keluaran palsu tidak wujud pada gambarajah keadaan. Ini adalah disebabkan masukan yang ditunjukkan ialah masukan ketika denyutan jam dikenakan. Lagipun, keluaran palsu sepertimana ditunjukkan di dalam Rajah 8.7b tidak akan menimbulkan apa- apa masalah oleh kerana perubahan keadaan dikawal oleh denyutan jam.

8.2 PENAKRIFAN MASALAH

Di dalam kerja merekabentuk sesebuah rangkaian jujukan, langkah pertama yang perlu diambil ialah mentakrifkan keperluan rangkaian tersebut. Penakrifan ini boleh kita lakukan dengan menggunakan gambarajah atau jadual keadaan. Kemudian, dari jadual keadaan, fungsi ujaan bagi flip-flop boleh kita dapatkan dan seterusnya, membina rangkaian tersebut.

8.2.1 Rekabentuk Rangkaian Pengesan Corak Perduaan

Katakan suatu rangkaian diperlukan untuk mengesan satu turutan angka tertentu, katakan 101, yang memberikan keluaran 1 apabila ia terdapat di dalam masukan kepada rangkaian itu. Misalnya, dalam turutan masukan 011101111101110 dsb., kita harapkan keluaran 1 bagi dua turutan 101 di dalam masukan itu.

Pada permulaannya, kita tidak mengetahui jumlah bilangan flip-flop yang diperlukan. Oleh itu, kita anggapkan keadaan rangkaian sebagai So, S1, dsb., dan kemudian kita berikan keadaan flip-flop. Kita akan lukiskan gambarajah keadaan untuk menunjukkan turutan keadaan dan keluaran bagi masukan yang berlainan. Katakan, kita mulai dengan rangkaian berkeadaan reset iaitu So. Jika masukan 0 diterima, rangkaian ini boleh kekal di dalam keadaan So oleh kerana turutan masukan yang kita ingin kesan itu tidak bermula dengan 0. Sebaliknya, jika masukan 1 diterima, kita mestilah berpindah kepada suatu keadaan baru, katakan S1, untuk mengingati bahawa masukan pertama bagi turutan 101 telah diterima.

Apabila di dalam keadaan S1, jika kita menerima masukan 0, rangkaian tersebut mestilah berubah kepada suatu keadaan baru, katakan S2 untuk mengingati bahawa dua masukan telah menyetujui turutan 101. Seterusnya, dalam keadaan S2, jika masukan 1 diterima, turutan 101 telah dikesan, rangkaian berubah kepada keadaan S3 dan keluaran mestilah menjadi 1.

Apabila rangkaian berada di dalam keadaan S3, jika masukan 1 diterima, ia akan berpindah kepada keadaan S1, tetapi sebaliknya jika masukan 0 diterima, ia akan berpindah kepada keadaan So.

Gambarajah di dalam Rajah 8.10 masih belum lengkap. Jika masukan 1 diterima pada masa rangkaian berkeadaan S1, kita boleh kekal dalam keadaan S1 oleh kerana turutan 101 mungkin baru bermula. Jika masukan 0 diterima ketika berkeadaan S2, kita telah menerima dua 0 berturutan dan memandangkan 00 tidak merupakan sebahagian daripada turutan masukan yang dikehendaki, kita mesti reset rangkaian ini kepada keadaan So untuk mengesan turutan masukan berikutnya. Rajah 8.11 menunjukkan gambarajah keadaan yang lengkap.

Keadaan So ialah keadaan permulaan; keadaan S1 menunjukkan bahawa satu turutan yang berakhir dengan 1 telah diterima; keadaan S2 menunjukkan bahawa satu turutan yang berakhir dengan 10 telah diterima; dan keadaan S3 menunjukkan bahawa satu turutan 101 telah diterima. Rajah 8.12 menunjukkan jadual keadaan bagi rangkaian ini. Sekarang kita telah bersedia untuk merekabentuk rangkaian yang mempunyai sifat kerja sepertimana diterangkan oleh jadual keadaan. Memandangkan sebuah flip-flop mampu melambangkan hanya dua keadaan, dua buah flip-flop diperlukan untuk memberikan empat keadaan So, S1, S2 dan S3. Jika kita namakan flip-flop itu, sebagai flip-flop A dan flip-flop B, maka kita boleh berikan keadaan Qa Qb = 00 sebagai So, keadaan Qa Qb = 01 sebagai S1; keadaan Qa Qb = 10 sebagai S2; dan keadaan Qa Qb = 11 sebagai S3. Dengan menggantikan keadaan So, S1, S2 dan S3 dengan keadaan flip-flop 00, 01, 10 dan 11 di dalam jadual peralihan dan keluaran boleh didapati Dari jadual peralihan, kita boleh lukiskan peta Karnaugh bagi

Sekarang seperti juga rekabentuk pembilang, kita mestilah memilih jenis flip-flop yang ingin kita gunakan. Katakan kita memilih flip-flop D. Berikut ialah peta Karnaugh bagi Dat dan Dbt Dari peta Karnaugh ini, kita dapati fungsi ujaan flip-flop ialah

Rajah 8.14 menunjukkan rangkaian pengesan turutan 101 menggunakan flip-flop D.

Cara mendapatkan gambarajah keadaan bagi rangkaian Moore adalah menyerupai cara yang digunakan bagi rangkaian Mealy, kecuali keluarannya dituliskan bersama keadaan, tidak bersama masukan. Rajah 8.15 menunjukkan gambarajah dan jadual keadaan bagi rangkaian pengesan turutan 101 menggunakan model Moore. Perhatikan bahawa keluaran mempunyai hanya satu turus oleh kerana ia ditentukan oleh keadaan kini dan tidak bergantung kepada X. Jadual peralihan dan keluaran ditunjukkan di dalam Rajah 8.16.

Memandangkan bahawa jadual peralihan di dalam Rajah 8.16a adalah sama dengan jadual peralihan di dalam Rajah 8.13a, maka peta Karnaugh bagi Qat + * dan Qbt + * adalah sama. Jika kita gunakan jenis flip-flop yang sama, fungsi ujaan pun adalah sama. Rajah 8.17 menunjukkan rangkaian pengesan turutan 101 menggunakan model Moore.

8.22 Rekabentuk Rangkaian Banding Corak

Sebagai contoh seterusnya, katakan kita ingin membina gambarajah dan jadual keadaan bagi suatu rangkaian yang sentiasa membanding dua saluran isyarat siri empat bit dan memberikan keluaran 1 apabila persamaan dikesan. Dengan lain perkataan, kita mempunyai dua masukan dalam bentuk 1101 1111 1000 1110 0001 dsb., ... Saluran A 0001 1101 0011 1111 0001 dsb., ... Saluran B dan kita ingin bandingkan tiap-tiap nombor empat bit secara bergilir, memberikan keluaran 1 apabila ia serupa, sepertimana nombor yang akhir di dalam turutan di atas.

Rajah 8.18 menunjukkan gambarajah serta jadual keadaan bagi rangkaian pembanding. Dalam contoh ini, kita mestilah memberi perhatian kepada semua kemungkinan masukan yang boleh didapati dari kedua-dua saluran, iaitu 00, 01, 1110, pada tiap-tiap keadaan rangkaian. Juga kita mestilah mempunyai sekurang-kurangnya empat keadaan untuk membolehkan pemeriksaan ke atas nombor empat bit itu.

Keadaan S3, S4 dan S5 adalah diperlukan agar rangkaian pembanding tidak set semula kepada So sebelum empat masukan diterima.

8.2.3 Panduan Untuk Membina Gambarajah Keadaan

Sungguhpun tidak terdapat satu cara umum yang boleh digunakan untuk membina gambarajah keadaan bagi semua masalah panduan berikut boleh dianggap berguna: a. Pertama, dapatkan beberapa contoh turutan masukan dan keluaran untuk mempastikan bahawa kita memahami masalah. b. Tentukan keadaan, jika ada, apabila rangkaian mesti reset kepada keadaan permulaan. c. Jika hanya satu atau dua turutan yang memberi keluaran 1, cara yang baik ialah membina gambarajah keadaan bagi turutan tersebut terlebih dahulu. Kemudian lengkapkan binaan keadaan bagi turutan masukan lain. d. Cara lain memulakan pembinaan gambarajah keadaan ialah dengan menentukan turutan yang mesti diingat oleh rangkaian dan bina keadaan berkenaan. e. Setiap kali kita menambah satu cabang kepada gambarajah keadaan, tentukan sama ada ia boleh diarah kepada salah satu daripada keadaan yang telah ada atau adakah satu keadaan baru perlu ditambah. f. Pastikan bahawa hanya satu cabang keluar dari tiap-tiap keadaan bagi satu cantuman nilai masukan. g. Apabila gambarajah telah siap, uji dengan menggunakan turutan masukan yang telah diperolehi dalam bahagian (a) dan pastikan turutan keluarannya betul.

9 REKABENTUK RANGKAIAN JUJUKAN

Bilangan keadaan kerja sesebuah rangkaian jujukan adalah merupakan satu parameter penting oleh kerana ia menentukan bilangan hardware yang diperlukan untuk menggambarkan keadaan ini. Pada amnya, bagi rangkaian yang mempunyai r keadaan kerja, sekurang-kurangnya n flip-flop diperlukan untuk menggambarkan keadaan ini di mana n adalah suatu nombor bulat yang diberi oleh Ini bermakna bahawa dengan mengurangkan bilangan keadaan kerja r, kita mungkin dapat mengurangkan bilangan flip-flop n. Misalnya, jika suatu rangkaian jujukan yang mempunyai 9 keadaan kerja dapat dikurangkan kepada 8, bilangan flip-flop yang diperlukan menjadi kurang dari 4 kepada 3.

Di samping mengurangkan bilangan flip-flop, pengurangan bilangan keadaan kerja juga boleh mengurangkan bilangan gate logik yang diperlukan. Misalnya, apabila bilangan flip-flop dikurangkan dari 4 kepada 3 bilangan logik masukan bagi flip-flop juga akan berkurangan. Seterusnya, jika keadaan kerja dikurangkan lagi dari 8 kepada 6, sebanyak 3 flip-flop masih diperlukan tetapi bilangan keadaan tidak penting bagi fungsi ujaan flip-flop mungkin bertambah. Ini akan dapat mengurangkan bilangan logik masukan bagi flip-flop.

9.1 PENGURANGAN KEADAAN KERJA

Rajah 9.1 menunjukkan jadual keadaan bagi rangkaian pembanding corak (bahagian 8.2.2). Dengan memerhatikan jadual ini jelaslah kepada kita bahawa keadaan S8, S9, S10, S11 dan S1, S2 adalah sama, iaitu, keadaan berikutan serta keluaran adalah sama bagi semua masukan. Oleh itu, kita boleh gantikan semua keadaan ini dengan satu keadaan. Misalnya, keadaan S8, S9, S10, S11 boleh kita gantikan dengan hanya S8 dan keadaan S1, S2 digantikan dengan S1. Setelah menggantikan keadaan itu, ketaralah kepada kita bahawa keadaan S6, S7 adalah sama dan dengan menggantikan keadaan tersebut dengan S6, jadual keadaan di dalam Rajah 9.2 diperolehi.

Cara mencari keadaan yang sama atau senilai seperti dibincangkan dikenali sebagai padanan baris. Pada umumnya, cara padanan baris adalah tidak mencukupi untuk mempastikan semua keadaan senilai boleh didapati. Untuk mengatasi masalah ini, satu cara yang lebih teratur menggunakan jadual siratan diperkenalkan oleh Paull dan Ungar.

Sebelum memperkenalkan tentang cara ini secara mendalam, eloklah terlebih dahulu kita berikan takrif keadaan senilai. Dua keadaan dikatakan senilai jika, bagi semua turutan masukan, rangkaian tersebut memberikan turutan keluaran yang sama apabila ia bermula dengan salah satu daripada keadaan itu. Ini bermakna, kita tidak akan dapat membezakan keadaan senilai dengan berdasarkan keluaran. Di samping itu, dua keadaan boleh dianggap senilai, walaupun keadaan berikutnya tidak sama, dengan syarat kita boleh mendapatkan kesetaraan antara keadaan berkenaan. Ini telah ditunjukkan di dalam contoh sebelum ini (Rajah 9.1) bagi keadaan S6, S7. Kita kata bahawa S6 = S7 jika S8 = S10 dan S9 = S11, dan setelah meneliti kesetaraan S8, S10 dan S9, S11, kita boleh rumuskan bahawa S8 = S10.

Setelah kita memahami takrif keadaan senilai, berikut kita akan bincangkan pula cara pengurangan bilangan keadaan kerja yang diusulkan oleh Paull dan Ungar. Cara ini menggunakan jadual siratan untuk menunjukkan keadaan yang diperlukan atau siratan yang terdapat di antara keadaan senilai. Kita akan gunakan contoh di dalam Rajah 9.1 untuk menerangkan cara jadual siratan ini.

Rajah 9.3 menunjukkan jadual siratan bagi jadual keadaan di dalam Rajah 9.1. Perhatikan bahawa setiap pasang keadaan kerja diberikan satu petak di dalam jadual siratan. Petak di dalam turus i dan baris j menggambarkan pasangan keadaan Si - Sj. Ini bermakna petak pada turus pertama menggambarkan pasangan So - S1, S0 - S2, dsb. dan untuk mengisikan petak ini kita bandingkan baris So jadual keadaan di dalam Rajah 9.1 dengan baris lain. Oleh kerana keluaran bagi baris So berbeza daripada keluaran bagi baris S8, kita letakkan tanda x di dalam petak 0-8 menandakan bahawa pasangan So- S8 adalah tidak senilai. Begitu juga di dalam petak 0-9, 0-10 dan 0-11 kita letakkan tanda x untuk menunjukkan bahawa oleh kerana keluarannya berbeza.

Bagi baris So dan S1, ia mempunyai keluaran yang sama. Ini bermakna, jika S2 = S6, S3 = S4 dan S1 = S7, maka So = S1. Oleh kerana setakat ini kita belum boleh menentukan sama ada S2 = S6, S3 = S4, S1 = S7 atau tidak, kita masukkan pasangan tersirat, (S2, S6), S3 = S4, S1 = S7 atau tidak, atau tidak, kita masukkan pasangan tersirat, (S2 S6), (S3, S4) dan (S1, S7) ke dalam petak 0-1. Tetapi, untuk memudahkan kita melukis jadual siratan serta membuat aturancangan komputer, jika perlu pasangan tersirat dituliskan di dalam bentuk (2, 6), (3, 4) dan 1, 7). Begitu juga di dalam petak 0-2, 0-3, 0-4, 0-5, 0-6 dan 0-7 kita masukkan pasangan tersirat yang berkenaan untuk menunjukkan bahawa pasangan keadaan itu ada kemungkinan senilai.

Setelah selesai mengisi petak pada turus pertama, kita isikan turus kedua dengan membandingkan baris S1 di dalam jadual keadaan dengan baris lain. Oleh kerana baris S2 sama denan S1, kita letakkan tanda di dalam petak 1-2 menandakan bahawa pasangan S1-S2 adalah senilai. Begitulah seterusnya sehingga jadual siratan itu penuh.

Apabila jadual siratan telah siap, pasangan tersirat perlu diteliti.Jika satu di antara pasangan tersirat di dalam sesuatu petak, katakan petak i-j, tidak senilai, maka pasangan keadaan Si-Sj adalah tidak senilai atau Si = Sj dan tanda x diletakkan di dalam petak i-j. Misalnya, petak 0-6 di dalam Rajah 9.3 mengandungi tiga pasangan tersirat iaitu (2, 8), (3,5) dan (1, 9). Oleh kerana petak 2-8 mengandungi x, ini bermakna S2 = S8, maka So = S6 dan kita letakkan tanda x di dalam petak 0-6 seperti yang ditunjukkan di dalam Rajah 9.4. Bagi petak 0-1, terdapat tiga pasangan tersirat di dalamnya iaitu (2, 6), (3, 4) dan 1, 7). Oleh kerana petak 2-6, 3-4 dan 1-7 tidak mengandungi x maka kita tidak dapat menentukan sama ada So-S1 adalah senilai atau tidak. Oleh itu, pasangan tersirat di dalamnya dikekalkan. Rajah 9.4 menunjukkan jadual siratan selepas diproses untuk kali pertama.

Perhatikan bahawa jadual siratan di dalam Rajah 9.4 mempunyai lebih banyak bilangan pasangan keadaan yang tidak senilai. Jika dibandingkan dengan Jadual siratan di dalam Rajah 9.3. Oleh itu kita perlu meneliti jadual siratan di dalam Rajah 9.4 untuk menentukan sama ada tambahan tanda x boleh menyebabkan pasangan keadaan yang lain menjadi tidak senilai. Proses ini diulang sehingga tidak terdapat tambahan tanda x di dalam jadual siratan.

Setelah selesai meneliti pasanan, langkah terakhir di dalam proses pengurangan bilangan keadaan kerja ialah mendapatkan keadaan senilai dari jadual siratan tersebut. Di dalam contoh ini,

Perhatikan bahawa keputusan yang kita perolehi adalah sama dengan keputusan yang diperolehi secara padanan baris. Tetapi, cara ini adalah teratur dan amat sesuai untuk digunakan dengan sebuah komputer digital.

9.2 JADUAL KEADAAN TIDAK LENGKAP

Apabila rangkaian jujukan digunakan sebagai sebahagian daripada suatu sistem digital yang besar, memang sering terdapat di mana tidak semua turutan masukan diterima oleh rangkaian jujukan. Kadangkala pula, keluaran rangkaian jujukan adalah diperlukan hanya pada masa tertentu sahaja, tidak pada tiap-tiap masa denyutan jam tiba. Ini menyebabkan sebilangan keadaan berikutan atau keluaran di dalam jadual keadaan tidak ditetapkan. Apabila terdapat keadaan tidak penting seperti ini, kita katakan jadual keadaan tersebut adalah lengkap dan sepertimana keadaan tidak penting di dalam jadual sebenar boleh digunakan untuk memudahkan rangkaian logik cantuman, keadaan tidak penting di dalam jadual keadaan boleh digunakan untuk memudahkan rangkaian jujukan

Contoh berikut menerangkan bagaimana keadaan tidak penting boleh terdapat di dalam jadual keadaan. Katakan rangkaian A hanya boleh mengeluarkan dua kemungkinan turutan keluaran. X = 100 dan X = 110. Ini bermakna rangkaian jujukan B mempunyai hanya dua kemungkinan turutan masukan. Katakan apabila masukan yang ketiga bagi salah satu turutan masukan diterima, keluaran rangkaian jujukan B mestilah menjadikan Z = 0 jika turutan 100 diterima dan Z = 1 jika turutan 110 diterima. Jika rangkaian C akan mengabaikan nilai Z pada masa lain, iaitu walau apa jua nilai Z ketika dua masukan pertama di dalam turutan X tidaklah mustahak kepada kita. Rajah 9.7 menunjukkan jadual keadaan bagi rangkaian jujukan B.

Perhatikan bahawa keadaan berikutan bagi So dengan X = 0 merupakan keadaan tidak penting. Oleh kerana 0 tidak akan wujud sebagai masukan pertama di dalam turutan masukan. Begitu juga, keadaan berikutan bagi S2 dan S3 dengan X =1 tidak akan terjadi sebagai masukan yang ketiga di dalam turutan masukan. Katakan, kita isikan keadaan tidak penting di dalam jadual keadaan seperti yang ditunjukkan di dalam jadual keadaan seperti yang ditunjukkan di dalam Rajah 9.7b, kita boleh gunakan cara padanan baris untuk mengurangkan bilangan keadaan kerja.

9.3 PENEPATAN KEADAAN KERJA

Setelah jadual keadaan dimudahkan, langkah seterusnya di dalam proses rekabentuk rangkaian jujukan ialah menetapkan kod perduaan kepada tiap-tiap keadaan kerja agar fungsi ujaan bagi flip-flop boleh didapati. Memang tidak dinafikan bahawa mana-mana penetapan keadaan kerja yang menetapkan kod perduaan tertentu kepada setiap keadaan kerja akan menghasilkan rangkaian yang diingini, tetapi dengan memilih penetapan keadaan kerja tertentu kita mungkin dapat mengurangkan bilangan yang diperlukan untuk membina rangkaian tersebut. Masalahnya ialah bagaimana pemilihan penetapan keadaan kerja harus dilakukan. Untuk mencuba semua penetapan yang boleh bagi sesebuah jadual keadaan akan melibatkan pengiraan yang agak banyak. Bagi jadual keadaan yang terdiri daripada r baris dan memerlukan n flip-flop bilangan penetapan yang boleh dilakukan adalah diberi oleh Tetapi, mencuba semua penetapan ini adalah tidak perlu. Jika kita tukarkan dua turus di dalam salah satu daripada penetapan itu bilangan hardware untuk membinanya adalah tidak berubah, oleh kerana menukar turus adalah sama dengan menukar label pada flip-flop. Ini bermakna penetapan 1 dan 3 di dalam Rajah 9.8 memerlukan bilangan hardware yang sama memandangkan turus pertama di dalam penetapan 3 menyerupai turus kedau di dalam penetapan 1 dan sebaliknya. Penetapan 2 dan 4 juga memerlukan bilangan hardware yang sama, dan begitu juga bagi penetapan 5 dan 6. Ini bererti tidak perlu mencuba penetapan yang diperolehi dengan pilihatur atau menukar turus.

Sebaliknya menukarkan baris boleh mengubah bilangan hardware yang diperlukan untuk membinanya. Oleh itu, penetapan 4 dan 6 akan memerlukan bilangan hardware yang berbeza. Menurut McCluskey, bilangan penetapan yang perlu dicuba dalah diberi oleh Ini bermakna bagi jadual keadaan terdiri daripada 3 baris yang memerlukan 2 flip-flop, bilangan penetapan Nd yang perlu dicuba untuk mendapatkan penetapan yang terbaik ialah 3. Malangnya, bilangan penetapan Nd bertambah terlalu cepat apabila bilangan baris r jadual keadaan ditambah. Ini menyebabkan cara ini terhad kepada jadual keadaan yang mengandungi 2, 3, atau 4 baris sahaja. Bagi jadual yang mengandungi lebih daripada ini, komputer digital digunakan.

9.4 PANDUAN BAGI PENETAPAN KEADAAN

Sungguhpun cara yang teratur tidak wujud untuk menjamin penetapan keadaan yang optima, panduan berikut amatlah berguna di dalam membuat penetapan. 1. Keadaan yang mempunyai keadaan berikutan yang sama bagi sesuatu masukan mestilah diberi penetapan yang bersebelahan. 2. Keadaan yang merupakan keadaan berikutan bagi keadaan yang sama mestilah diberi penetapan yang bersebelahan. Panduan ketiga adalah digunakan bagi permudahan fungsi keluaran. 3. Keadaan yang mempunyai keluaran yang sama bagi sesuatu masukan mestilah diberi penetapan yang bersebelahan.

Apabila menggunakan panduan ini, langkah pertama ialah menuliskan semua set keadaan yang mesti diberi penetapan yang bersebelahan menurut panduan. Kemudian, dengan menggunakan peta Karnaugh, cuba paparkan seberapa banyak keadaan bersebelahan yang boleh. Apabila mengisi peta Karnaugh, perhatikan faktor berikut. (a) Tetapkan keadaan permulaan petak `0' peta Karnaugh. Tidak ada apa-apa keuntungan diperolehi jika kita tetapkan keadaan permulaan kepada petak `0'. Oleh kerana walau di man a sekalipun keadaan permulaan diletakkan, bilangan keadaan yang bersebelahan adalah sama. (b) Keadaan bersebelahan menurut panduan 1 dan keadaan bersebelahan yang diperlukan dua atau tiga kali, mestilah diutamakan. (c) Apabila panduan memerlukan 3 atau 4 keadaan bersebelahan, keadaan ini mestilah diletakkan di dalam kumpulan 4 petak yang bersebelahan di dalam peta penetapan. (d) Jika jadual keluaran diperlukan, maka panduan 3 mestilah digunakan. Perhatikan yang diberikan kepada keadaan bersebelahan menurut panduan 3 mestilah kurang daripada keadaan bersebelahan menurut panduan 1 dan 2 bagi satu fungsi keluaran. Jika terdapat dua atau lebih fungsi keluaran, perhatian yang lebih mestilah diberikan kepada panduan 3.

Contoh berikut menerangkan bagaimana panduan 1 dan 2 digunakan. Perhatikan jadual keadaan di dalam Rajah 9.2. Menurut panduan 1, S5 dan S8 mestilah diberi penetapan keadaan bersebelahan oleh kerana ia mempunyai keadaan berikutan yang sama iaitu So bagi masukan 00 (malah bagi semua masukan). Begitu juga, S1 dan S3 mestilah diberi penetapan yang bersebelahan oleh kerana ia mempunyai keadaan berikutan yang sama iaitu S4 bagi masukan 01 ( dan 10), juga S4 dan S6. Menurut panduan 2, S1 dan S3 mestilah diberi penetapan yang bersebelahan oleh kerana ia merupakan keadaan berikutan bagi So. Begitu juga, S6, S4 dan S7 mestilah diberi penetapan yang bersebelahan oleh kerana ia adalah keadaan berikutan bagi S1. Ringkasnya, keadaan bersebelahan menurut panduan 1 dan 2 adalah seperti berikut:

Sekarang kita akan cuba memaparkan seberapa banyak keadaan bersebelahan yang boleh di dalam peta Karnaugh atau lebih tepat lagi peta penetapan. Jika panduan memerlukan 3 atau 4 keadaan bersebelahan, keadaan ini mestilah diletakkan di dalam kumpulan 4 petak yang bersebelahan di dalam peta penetapan. Satu cara mengisi peta penetapan ditunjukkan di dalam Rajah 9.9. Keadaan yang diperolehi dari panduan 1 adalah diberi keutamaan daripada keadaan yang diperolehi menurut panduan 2. Keadaan yang diperlukan 4 kali (seperti S5 bersebelahan dengan S8) adalah diberi keutamaan daripada keadaan yang diperlukan 2 kali (seperti S1 bersebelahan dengan S3 dan S4 dengan S6).

Dari peta penetapan ini, penetapan bagi keadaan kerja adalah seperti berikut: Ini bererti bahawa jadual keadaan bagi rangkaian ini boleh dilukiskan menggunakan penetapan ini. Misalnya, jika AB = 00 dan XYZ = 000, keadaan berikutannya ialah 001 dan begitulah seterusnya (Rajah 9.10).

Dari jadual keadaan ini kita boleh dapatkan peta Karnaugh dan fungsi ujaan bagi setiap flip-flop X, Y dan Z.

Sungguhpun panduan ini dapat memudahkan fungsi ujaan bagi flip-flop, tetapi ia tidak dapat memberi jaminan bahawa penyelesaian yang diperolehi adalah yang terbaik. Untuk mendapatkan penyelesaian yang lebih baik, cara yang lebih berkesan digunakan.

10 RANGKAIAN ARITMETIK

Suatu sistem elektronik digit yang amat penting ialah komputer digit. Malahan, boleh dikatakan bahawa sebahagian besar dorongan bagi perkembangan komponen sistem digit adalah disebabkan oleh perkembangan perusahaan komputer. Dalam bab ini, kita akan bincangkan sistem digit bagi melakukan proses aritmetik seperti mencampur, menolak, mendarab dan membahagi.

10.1 PENCAMPUR PERDUAAN

Sistem aritmetik digit yang paling mudah ialah pencampur perduaan satu angka. Sistem ini mencampur dua nombor perduaan satu angka dan lazimnya, ia dipanggil sebagai pencampur setengah. Rajah 10.1 menunjukkan keputusan yang mungkin didapati apabila kita mencampur dua nombor perduaan A dengan B dan Rajah 10.2 menunjukkan jadual sebenar bagi pencampur setengah. Dari Rajah 10.2, jelaslah bahawa

Rajah 10.3 menunjukkan rangkaian pencampur setengah menggunakan gate DAN, ATAU dan BUKAN.

Sekarang perhatikan apabila dua nombor perduaan yang terdiri lebih daripada satu angka ingin dicampurkan. Sebagai contoh, katakan kita ingin mencampurkan A dengan B, di mana dan dapat ditulis seperti berikut dan Po ialah pembawa yang dihasilkan oleh mencampurkan Ao dengan Bo. Untuk mendapatkan Jo kita boleh gunakan pencampur setengah. Tetapi, pencampur setengah tidak boleh diguna untuk mendapatkan J1. Ini adalah disebabkan oleh kegagalannya untuk mencampur pembawa P1 dengan A1 + B1. Ini bermakna sistem pencampur yang mempunyai 3 masukan dan 2 keluaran diperlukan. Rajah 10.4 menunjukkan jadual sebenar bagi sistem tersebut yang lebih dikenali sebagai pencampur penuh. Dari jadual sebenar ini, kita dapati dan Rajah 10.5 menunjukkan rangkaian pencampur penuh.

10.2 PENCAMPUR SIRI

Pencampur nombor perduaan yang paling mudah ialah pencampur siri. Rajah 10.6 menunjukkan gambarajah blok bagi pencampur siri 4-bit. Dua alatdaftar alihan, X dan Y, diperlukan untuk menyimpan nombor yang hendak dicampurkan, A dan B. Alatdaftar X digunakan sebagai pengumpul dan selepas empat denyutan alihan, kandungannya iaitu nombor A akan digantikan dengan jumlah A + B. Keluaran dari alatdaftar Y disalur balik kepada masukannya supaya selepas empat denyutan alihan, nombor B balik kepada keadaan asal. Dengan lain perkataan, kandungan alatdaftar Y tidak hilang selepas kiracampur dijalankan.

Untuk mendapatkan penerangan tentang kendalian pencampuran ini dengan lebih jelas lagi, perhatikan contoh berikut. Rajah 10.7 menunjukkan kendalian pencampur siri untuk mencampur 01012 (iaitu 510) dengan 01112 (iaitu 710).

Pada mulanya, iaitu pada masa t0, pengumpul mengandungi 0101, alatdaftar Y mengandungi 0111, dan flip-flop pembawa dikosongkan, iaitu pembawa bagi pencampuran angka kurang penting. Ketika ini, masukan kepada pencampur penuh ialah Ao = 1, Bo = 1 dan Po = 0, dan keluarannya Jo = 0 dengan P1 = 1. Selepas denyutan alihan pertama, iaitu pada masa t1, Jo dimasukkan ke dalam pengumpul dan kandungan pengumpul dialihkan satu angka ke kanan. Pembawa P1 disimpan di dalam flip-flop pembawa dan kandungan alatdaftar Y diputar satu bit ke kanan. Kini masukkan kepada pencampur penuh ialah A1 = 0, B1 = 1, P1 = 1 dan keluarannya ialah J1 = 0 dengan pembawa P2 = 1. Proses ini diulang dan selepas empat denyutan alihan kiracampur adalah terkandung di dalam pengumpul manakala kandungan alatdaftar Y berbalik menjadi 0111.

10.3 PENCAMPUR SELARI

Mencampur dua nombor perduaan secara siri memerlukan sedikit hardware, tetapi ia mengambil masa yang lama, iaitu, jika pencampur penuh mengambil masa * saat untuk melakukan kiracampur, maka bagi mencampur dua nombor perduaan yang terdiri daripada n-angka akan mengambil masa n* saat. Ini bermakna, bagi komputer yang mementingkan kelajuan, pencampur siri adalah tidak sesuai.

Rajah 10.8 menunjukkan sebuah pencampur selari 4-angka. Berikut ialah ungkapan bagi jumlah J1 dan pembawa Pt.

Sungguhpun nombor A dan B dimasukkan serentak, jumlah J adalah diperolehi secara siri, iaitu pertama Jo diperolehi, J1 terpaksa menunggu P1, J2 terpaksa menunggu P2 dan seterusnya. Ini bermakna jika pembawa Pi mengambil masa * saat sebelum ia dikeluarkan dan Ji mengambil masa * saat, maka Dengan lain perkataan, untuk mencampur dua nombor perduaan yang terdiri daripada n-angka, selama * + (n - 1)* saat diperlukan. Pencampur ini sering juga dipanggil sebagai pencampur riak dan kelajuan adalah bergantung kepada nilai *.

Sekarang beberapa cara untuk mengurangkan nilai * telah diusahakan. Salah satu daripadanya ialah dengan mendapatkan pembawa secara serentak. Perhatikan ungkapan bagi P1, P2, P3 dan P4. Jika kita gantikan Rakah 10.9. Menunjukkan pencampur 4-angka yang menggunakan pembawa serentak.

10.4 PENOLAK PERDUAAN

Sepertimana kiracampur, kiratolak perduaan boleh dilakukan dengan menggunakan penolak setengah dan penolak penuh. Berikut ialah keputusan bagi kiratolak perduaan: Perhatikan bahawa 0 - 1 mempunyai baki 11 di mana angka di sebelah kiri adalah negatif. Oelh itu, baki 11 bermakna - 1 manakala baki 01 bermakna + 1. Rajah 10.10 menunjukkan jadual sebenar serta litar bagi penolak setengah. Penolak setengah hanya mampu menolak 2 angka (X dan Y) pada satu masa dan boleh digunakan untuk angka terkurang penting. Untuk menolak angka yang lebih penting, penolak penuh diperlukan. Rajah 10.11 menunjukkan jadual sebenar serta litar bagi penolak penuh. Gambarajah blok bagi penolak siri dan selari 4-angka ditunjukkan di dalam Rajah 10.12.

Sungguhpun kiratolak perduaan boleh dilakukan dengan menggunakan penolak setengah dan penolak penuh, kebanyakan komputer tidak menggunakan sistem ini oleh kerana ia menambahkan bilangan hardware. Sebaliknya, kiratolak nombor perduaan lebih mudah dilakukan dengan mencampur pelengkap bagi nombor yang hendak menolak ( nombor negatif) dengan nombor yang hendak ditolak. Misalnya, untuk mengira A - B, pelangkap bagi nombor - B dicampurkan dengan nombor A. Sama ada pelengkap-1 atau pelengkap-2 digunakan bergantung kepada keperluan sistem.

Rajah 10.13 menunjukkan suatu sistem selari bagi melakukan A + B dan A - B menggunakan pelengkap-2. Apabila CAMPUR = 1, TOLAK = 0 dan Po = 0. Nombor B dan dicampurkan dengan nombor A. Tetapi, apabila CAMPUR = 0, TOLAK = 1 dan Po = 1. Nombor B ditukarkan kepada pelengkap-1 bagi -B sebelum dimasukkan kepada pencampur penuh. Perhatikan bahawa Po = 1 dicampurkan kepada angka terkurang penting untuk menukarkan pelengkap-1 kepada pelengkap-2.

Ra jah 10.14 pula menunjukkan suatu sistem siri. Flip-flop D di dalam litar pelengkap dikosongkan pada permulaan setiap pengiraan dan akan kekal dalam keadaan ini sehingga masukan D mempunyai nilai 1.

10.5 PENDARAB PERDUAAN

Kiradarab dua nombor perduaan boleh dilakukan seperti kiradarab dua nombor perpuluhan. Perhatikan contoh berikut: Oleh kerana tiap-tiap angka di dalam nombor perduaan hanya boleh mempunyai nilai 0 atau 1, maka tiap-tiap hasildarab separa di dalam kiradarab nombor perduaan adalah menyamai sama ada nombor yang hendak didarab atau sifar.

Pada amnya, kiradarab nombor perduaan boleh ditulis sebagai berikut: di mana

10.5.1 PENDARAB SELARI

Rajah 10.15 menunjukkan pendarab selari 4-angka dengan 4-angka. Nombor A3A2A1A0, pada mulanya, didarabkan dengan B0 dan keputusannya dicampurkan oleh pencampur 4-angka (Rajah 10.8) dengan hasildarab separa A3A2A1A0 x B1. Jumlah kiracampur ini, kemudian, dicampurkan pula dengan hasildarab separa A3A2A1A0 x B2 dan akhirnya dicampurkan dengan hasildarab separa A3A2A1A0 x B3. Pendarab ini adalah cepat. Tetapi ia memerlukan bilangan hardware yang agak banyak, terutama apabila ia diperbesarkan untuk mendarab nombor perduaan yang lebih besar.

10.5.2 Pendarab Siri Seterusnya, kita perhatikan pula pendarab siri. Rajah 10.16 menunjukkan gambarajah gambarajah blok sebuah pendarab siri 4-angka dengan 4-angka. Fungsi unit pengawal ialah menguji angka M serta mengeluarkan denyutan Pc dan Oa. Jika M bernilai 1, unit pengawal akan menjadikan Pc = 1 dan ini membolehkan kiracampur dilakukan. Sebaliknya, jika M bernilai 0, unit pengawal akan menjadikan Pc = 0 dan ini menghalang kiracampur. Selepas menentukan nilai bagi Pc, unit pengawal akan mengeluarkan satu denyutan Pa guna untuk mengalih kandungan alatdaftar haildarab satu angka ke kanan. Proses ini diulang hingga semua angka selesai didarab.

Berikut ialah contoh untuk menerangkan kendalian pendarab ini.

10.6 PEMBAHAGI PERDUAAN

Kirabahagi nombor perduaan adalah menyerupai kirabahagi nombor perpuluhan. Malah, kirabahagi nombor perduaan adalah lebih mudah dilakukan oleh kerana angka nombor perduaan terdiri daripad a 0 atau 1. Sebagai contoh, perhatikan kirabahagi 10 dengan 3. Pada amnya, kirabahagi nombor perduaan dapat ditulis seperti berikut. Pada mulanya, X3X2 dibandingkan dengan Y1Y0. Jika B3 B2 bernilai positif, hasilbahagi K2 ialah 1. Kemudian baki serta X1 dibandingkan dengan Y1 Y0. Jika B2 B1 bernilai positif, hasilbahagi K1 ialah 1. Kemudian baki serta X0 dibandingkan dengan Y1 Y0 dan seterusnya. Tetapi, jika B3 B2 bernilai negatif, hasilbahagi K2 ialah 0. Kemudian X3 X2 X1 dibandingkan dengan Y1 Y0. Begitu juga jika b2 B1 bernilai negatif, hasilbahagi K1 ialah 0 dan seterusnya.

10.6.1 Pembahagi Selari

Rajah 10.17 menunjukkan sebuah pembahagi selari 4-ang ka dengan 2- angka. Perhatikan bahawa pada permulaan pengiraan, X3 X2 ditolak dengan Y1 Y0 dengan menggunakan penolak 4-angka (Rajah 10.12). Jika bezanya positif, maka ia dianggap sebagai baki. Kemudian baki serta X1, iaitu B3 B2 X1, ditolak lagi dengan Y1 Y0 dianggap tidak sah dan diabaikan. Kemudian, X3 X2 X1 ditolakkan dengan Y1 Y0. Proses ini diteruskan sehingga kirabahagi selesai.

10.6.2 Pembahagi Siri

Rajah 10.18 menunjukkan sebuah pembahagi siri 4-angka dengan 2- angka. Turas litar pengawal ialah mengeluarkan denyutan Pa dan Pt yang membolehkan peralihan ke kiri dan penolakan. Tugas pembanding pula ialah membanding nombor yang dibahagi X3 X2 dengan nombor pembahagi Y1 Y0. Jika Y1 Y0 lebih besar daripada X3 X2, litar pembanding akan mengeluarkan C = 0, penolakan tidak dibolehkan dan hasilbahagi 0 dimasukkan ke dalam angka terkurang penting alatdaftar hasilbahagi. Sebaliknya, jika Y1 Y0 lebih kecil daripada X3 X2, litar pembanding akan mengeluarkan C = 1, X3 X2 akan ditolak dengan Y1 Y0 dan hasilbahagi 1 dimasukkan ke dalam angka terkurang penting alatdaftar hasilbahagi. kandungan alatdaftar hasilbahagi dialihkan satu angka ke kiri dan proses ini diulang hingga kirabahagi selesai.

Sebagai contoh, perhatikan kirabahagi 1010 dengan 310. Pada mulanya, nombor yang hendak dibahagi 1010 dan nombor pembahagi 310 dimasukkan seperti berikut:

11 GATE LOGIK

Setakat ini kita telah memperkatakan tentang dasar serta kaedah rekabentuk logik tanpa menyebut jenis litar penyuisan atau gate yang digunakan. Tetapi, perlu diingatbkan di sini bahawa di dalam melaksanakan rekabentuk sesebuah sistem logik, masalah utama yang mesti difikirkan ialah tentang pemilihan jenis gate atau famili logik. Ini adalah suatu perkara yang tidak mudah untuk dilakukan. Setiap sistem mempunyai keperluan yang berlainan. Berikut ialah beberapa faktor yang membezakan satu famili logik dengan yang lain. (a) Kebolehan famili logik Kebolehan famili logik diukur berdasarkan kadar kegunaan yang boleh didapati dari sesuatu famili. Berikut ialah faktor yang boleh mempengaruhi kadar kegunaan sesuatu famili logik. - kebolehan menyambung keluaran gate untuk melakukan fungsi logik yang lain tanpa memerlukan tambahan hardware. - Keluaran pelengkap Di dalam sistem logik, kita sering memerlukan kedua-dua angkubah dan pelengkapnya. Ini bererti jika famili logik yang memberikan keluaran pelengkap digunakan, gate BUKAN tidak lagi diperlukan dan ini mengurangkan bilangan gate. Simbol bagi gate yang memberi keluaran pelengkap adalah seperti berikut: - Keupayaan keluaran. Keupayaan keluaran sesebuah gate diukur dalam bentuk bilangan masukan gate yang boleh disambung kepada keluaran gate tersebut tanpa mengganggu kendalian logik. - Bilangan fungsi logik. Bilangan gate di dalam sesuatu sistem dapat dikurangkan, jika gate DAN, ATAU, BUKAN, BUKAN-DAN, BUKAN-ATAU inklusif dan eksklusif semuanya terdapat di dalam famili logik yang digunakan. (b) Kelajuan gate. Di dalam komputer angka, keperluan yang semakin penting ialah kelajuan bekerja supaya dapat melalukan seberapa banyak kerja yang boleh di dalam masa yang singkat. Cara yang mudah untuk mencapai tujuan ini ialah dengan meningkatkan kelajuan kendalian gate. Dengan lain perkataan, famili logik yang mempunyai kelewatan perambatan yang singkat diutamakan. (c) Jidar gangguan. Untuk mengelakkan daripada berlakunya isyarat palsu logik di dalam sesuatu sistem, gate logik mestilah tahan isyarat gangguan yang mungkin berpunca dari transistor, sumber voltan dan sebagainya. Had gangguan yang dapat diterima, lazimnya dipanggil sebagai jidar gangguan, diukur dalam milivolta. Dari contoh ini, jidar gangguan takat atas Manakala jidar gangguan takat bawah (d) Pengeluaran kuasa. Famili logik yang memberi pengeluaran kuasa yang rendah adalah sangat dikehendaki, terutama bagi sistem besar, oleh kerana ia dapat mengelakkan masalah pengeluaran haba yang berlebihan. (e) Kos. Faktor terpenting di dalam pemilihan famili logik ialah kos. Memilih famili logik yang murah akan menghasilkan sistem yang ekonomi.

11.1 FAMILI LOGIK

Satu persoalan mungkin timbul iaitu mengapa tidak direkabentuk suatu famili logik yang dapat memenuhi faktor yang telah dibincangkan itu dan kemudian dikeluarkan secara besar-besaran agar kosnya murah. Tetapi malangnya, ini tidak dapat dilakukan oleh kerana tiada satu pun famili logik yang dapat memenuhi semua faktor tersebut. Berikut kita akan bincangkan beberapa famili logik.

11.11 Logik Diod

Rajah 11.5(a) menunjukkan litar gate DAN menggunakan diod dan perintang. kendalian litar gate ini adalah seperti berikut: Jika salah satu daripada masukan atau lebih dikenakan voltan 0 V, maka diod yang berkenaan akan berkeadaan cenderung ke hadapan dan mengalirkan arus elektrik. Ini menjadikan voltan pada keluaran menjadi 0 V (jika diod itu dinaggap sempurna).

Sebaliknya, jika semua masukan dikenakan voltan 5 V, maka semua diod adalah di dalam keadaan cenderung terbalik, aliran arus elektrik terputus dan voltan pada keluaran menjadi 5 V. Rajah 11.5(b) menunjukkan jadual sebenar bagi litar ini dan jika kita anggapkan 5 V sebagai logik 1 dan 0 V sebagai logik 0, jadual sebenar dapat kita lukiskan seperti di dalam Rajah 11.5(c).

Rajah 11.6(a) menunjukkan litar gate ATAU menggunakan diod dan perintang, manakala Rajah 11.6(b) dan (c) menunjukkan jadual sebenarnya.

Di dalam praktik, diod adalah tidak sempurna tetapi penghampiran boleh dibuat seperti berikut: 1. dalam keadaan cenderung ke hadapan, voltan turun 0.7 V akan terdapat melintangi diod. 2. dalam keadaan cenderung terbalik, arus elektrik tidak akan mengalir melalui diod.

Ini bermakna masukan 0 V dan 5 V dikenakan pada masukan litar gate di dalam Rajah 11.5(a) dan Rajah 11.6(a), voltan keluaran ialah 0.7 V dan 5 V, dan 0 V dan 4.3 V (Rajah 11.7).

Logik diod adalah sesuai bagi melaksanakan fungsi logik yang mudah. Tetapi, apabila bilangan gate yang diperlukan untuk perlaksanaan sesuatu fungsi itu semakin banyak, perbezaan voltan bagi logik 0 dan 1 akan semakin kabur dan akhirnya gate diod gagal untuk bekerja dengan betul. Rajah 11.8 menunjukkan rangkaian logik bagi fungsi dengan menggunakan gate diod. Jika masukkan A = 0 V, voltan pada titik X ialah 0.7 V, voltan pada titik Y menjadi 1.4 V, voltan pada titik z menjadi 2.1 V dan voltan keluaran ialah 2.8 V. Dari fungsi logik, apabila A = 0, f = 0. Tetapi 2.8 V lebih mendekati kepada f = 1. Dengan lain perkataan, keupayaan keluaran gate diod adalah sangat terhad.

Tetapi logik diod mempunyai pengeluaran kuasa yang rendah. Misalnya, perhatikan litar di dalam Rajah 11.5(a). Apabila keluaran K = 1, aliran arus elektrik melalui perintang 5 k* adalah hampir kosogn. Oleh itu, pengeluaran kuasa dalam keadaan ini, Pt, boleh dianggap kosong. Apabila keluaran k = 0, aliran arus elektrik perintang 5 k* diberi oleh Ini bererti, pengeluaran kuasa purata ialah 11.1.2 Logik Diod-Transistor

Untuk meningkatkan keupayaan keluaran gate diod, penguat transistor digunakan. Rajah 11.9 menunjukkan sebuah litar logik diod-transistor. Jika satu masukan atau lebih berkeadaan 0, iaitu 0.2 V, diod D berkenaan akan berkeadaan cenderung ke hadapan, voltan pada titik X ialah dan voltan pada tapak transistor Q ialah Oleh kerana voltan pada tapak transistor negatif, arus pemungut tidak dapat mengalir menyebabkan voltan pada pemungut transistor Vp = 12v dan K = 1.

Sebaliknya, jika semua masukan berkeadaan 1, iaitu + 12 V, semua diod akan berkeadaan cenderung terbalik, voltan pada titik X dan apak transistor Q akan berubah menjadi semakin positif. Tetapi apabila voltan pada tapak transistor Q menghampiri + 0.7 V, transistor mula mengalirkan arus pemungut. Pengaliran arus ini meningkat dengan pesat sehingga menyebabkan transistor memasuki keadaan tepuan. Dalam keadaan ini, voltan pada tapak transistor ialah + 0.7 v dan voltan pada titik X ialah Ini mempastikan diod D berada dalam keadaan cenderung terbalik. Oleh kerana transistor berada dalam keadaan tepuan, voltan pada pemungutnya ialah 0.2 V, iaitu K = 0. Dengan lain perkataan, litar ini melakukan ligi BUKAN-DAN (Rajah 11.10).

Rajah 11.11 menunjukkan litar logik diod-transistor bagi gate BUKAN- ATAU serta jadual sebenarnya.

Masalah berhubung dengan litar logik diod transistor di dalam Rajah 11.9 dan 11.11(a) ialah pengeluaran kuasa yang agak tinggi di samping memerlukan dua sumber voltan iaitu + 12 V dan - 12 V. Sebagai contoh perhatikan litar di dalam Rajah 11.9 Apabila keluaran K = 1, aliran arus elektrik melalui R1, R2, R3 dan R4 adalah seperti berikut:

Rajah 11.12 menunjukkan logik diod transistor digunakan di dalam litar integrasi. Kendalian litar logik ini adalah menyamai litar logik di dalam Rajah 11.9. Kelebihan litar ini ialah ia memerlukan hanya satu sumber voltan + 5 V dan mempunyai pengeluaran kuasa purata yang rendah iaitu lebih kurang 7.81mW. Sekarang cuba kita perhatikan pula keupayaan keluaran gate diod transistor ini ( Rajah 11.13).

Katakan apabila keluaran K berada dalam logik 1, voltan pada titik K mesti bernilai 2.4 v atau lebih. Ini bermakna, nilai maksima bagi arus I1 ialah dan jika arus bocor bagi trannsistbor dan diod bernilai 20 *A, maka di mana N ialah bilangan masukan gate yang dapat disambung kepada keluaran K atau ringkasnya, keupayaan keluaran. Perhatikan bahawa dalam keadaan K = 1, keupayaan keluaran gate ini adalah melebihi 60. Berikut ini, kita perhatikan pula keupayaan keluaran gate diod transistor bagi K = 0.

Dalam keadaan ini, transistor Q berada di dalam keadaan tepuan. Oleh itu, voltan pada menungut dan tapak bernilai 0.2 V dan 0.7 V. Dari Rajah 11.13, di mana N = keupayaan keluaran gate Tetapi, dan jika * bagi transistor Q bernilai 20, maka Dari Rajah 11.12, apabila keluaran K = 0, voltan pada titik X ialah 2.1 V. Oleh itu, arus It yang memasuki tapak transistor Q diberi oleh Menggantikan It dengan 0.585 mA, Dari persamaan 11.2.2, Ini bermakna bahawa keupayaan keluaran gate ini ialah 9.

Keupayaan keluaran gate diod transistor boleh ditingkatkan dengan menggantikan diod D1, di dalam Rajah 11.12, dengan sebuah transistor seperti yang ditunjukkan di dalam Rajah 11.14. Transistor tambahan digunakan bagi meningkatkan aliran arus It. Ini bererti, jika transistor Q bagi litar di dalam Rajah 11.12 dan 11.14 mempunyai nilai * yang sama, litar di dalam Rajah 11.14 akan mempunyai keupayaan keluaran yang lebih tinggi.

Satu lagi kebolehan logik diod transistor ialah dengan menyambungkan keluarannya, fungsi DAN boleh dilakukan.

11.13 Logik Ambang Tinggi

Dalam industri, lazimnya, logik yang mempunyai jidar gangguan yang luas diperlukan untuk menghadapi isyarat gangguan yang didapati. Logik ambang tinggi adalah direkabentuk khas untuk kegunaan dalam keadaan begini. Ambang yang tinggi diperolehi dengan menggunakan sumber voltan yang tinggi serta menggantikan diod D2 di dalam Rajah 11.14 dengan diod Zener seperti di dalam Rajah 11.16.

11.14 Logik Perintang-Transistor

Logik perintang-transistor adalah menyamai logik diod, kecuali ia menggunakan transistor menggantikan diod. Rajah 11.17 menunjukkan litar logik perintang transistor bagi fungsi BUKAN-ATAU.

Jika satu masukan atau lebih, berkeadaan 1, arus pemungut akan mengalir melalui transistor berkenaan hinggalah memasuki keadaan tepuan menjadikan voltan keluaran Vk = 0.2 V atau K = 0. Hanya apabila semua masukan berkeadaan 0, semua transistor tidak akan mengalirkan arus, voltan keluaran ialah 3.6 V iaitu K = 1.

Sepertimana logik diod transistor, keluaran gate logik perintang transistor boleh disambungkan untuk melakukan fungsi DAN.

11.15 Logik Transistor-Transistor

Logik transistor-transistor boleh dianggap sebagai ubahsuaian lanjutan kepada logik diod-transistor di dalam Rajah 11.14 untuk meningkatkan kelajuan kendalian gate. Diod masukan digantikan dengan transistor yang mempunyai banyak pengeluar (Rajah 11.18).

Jika satu daripada masukan atau lebih, dikenakan logik 0, iaitu 0.2 V, maka voltan pada tapak transistor Q1 akan bernilai 0.9 V menyebabkan voltan pada tapak transistor Q2 bernilai 0.2 V dan memaksa transistor Q2 memotong pengaliran arus elektrik melaluinya. Ini menyebabkan voltan pada titik X menghampiri 5 V dan voltan pada titik Y menjadi O V. Oleh itu arus keluaran akan mengalir melalui transistor Q3 dan diod D1, menyebabkan voltan pada titik K menjadi lebuh kurang 3.6 V, iaitu K = 1.

Sebaliknya, jika semua masukan dikenakan logik 1, iaitu 3.6 V, voltan pada tapak transistor Q2 akan meningkat. Ini akan membolehkan arus mengalir melalui perintang 1.6 k*, transistor Q2 dan perintang 1 k*, menyebabkan voltan pada titik X turun dan voltan pada titik Y naik. Tetapi, apabila saja Vy mencapai 0.7 V, transistor Q4 sudah memasuki keadaan tepuan dan memaksa voltan pada titik K menjadi 0.2 V. Perubahan Vk dari 3.6 V kepada 0.2 V memaksa transistor Q3 memotong pengaliran arus melaluinya, oleh kerana apabila Vx = 0.7 V, voltan pada tapak transistor Q3 Vy = 1 V.

Jadual sebenar di dalam Rajah 11.19 menerangkan kendalian logik transistor ini. Perintang 125* digunakan untuk mengurangkan magnitud arus ubahtika yang mengalir melalui transistor Q3, diod D1, dan transistor Q4, ketika keluaran gate berubah dari logik 1 kepada logik 0. Diod D1 digunakan untuk meluaskan jidar gangguan, manakala diod D digunakan untuk menghadkan magnitud negatif isyarat masukan.

Rajah 11.20 menunjukkan litar logik transistor bagi gate BUKAN-ATAU.

Satu kelemahan litar logik ini ialah keluarannya tidak boleh disambung untuk melakukan fungsi logik tambahan.

Jika keadaan keluaran gate A dan B berbeza, misalnya gate A berkeadaan 1 dan gate B berkeadaan 0, arus I akan mengalir melalui transistor Q3a dan Q4b di mana Untuk mengatasi masalah ini, litar logik transistor pemungut terbuka seperti di dalam Rajah 11.22 digunakan.

11.1.6 Logik Jodoh Pengeluar

Litar logik yang telah kita bincangkan setakat ini, memerlukan transistor berkeadaan tepuan. Ini adalah satu kelemahan, oleh kerana untuk mengeluarkan sesebuah transistor dari dalam keadaan tepaun adalah mengambil masa. Oleh itu, kelewatan perambatan bagi gate yang menggunakan transistor di dalam keadaan tepuan tidak dapat dikurangkan. Ini bermakna, untuk mengurangkan kelewatan perambatan, penggunaan transistor berkeadaan tepuan mestilah dielakkan. Salah satu famili logik seumpama ini ialah logik jodoh pengeluar (Rajah 11.23). Masukan dikenakan pada tapak transistor Q1 dan Q2. Satu voltan rujukan bernilai - 1.05 V dikenakan pada tapak transistor Q3. Dua keluaran diperolehi melalui penguat pemungut sepunya Q4 dan Q5 iaitu fungsi ATAU dan BUKAN-ATAU. Kendalian litar logik jodoh pengeluar dapat diterangkan dengan menggunakan litar di dalam Rajah 11.24. Jika voltan yang dikenakan pada masukan A lebih negatif daripada - 1.05 V, misalnya - 1.4 V, transistor Q1 akan memotong aliran arus I1. Ini bererti semua arus I mengalir melalui transistor Q3, iaitu dan voltan pada pemungut transistor Q1 dan Q3 ialah Sekarang jika voltan pada masukan A ditinggikan menjadi lebih positif daripada - 1.05 V, misalnya - 0.7 V, transistor Q1 akan mengalirkan arus I1 manakala transistor Q3 memotong aliran arus I3. Ini bermakna I = I1 dan

Merujuk kepada litar di dalam Rajah 11.23, keluaran diambil melalui penguat pemungut sepunya Q4 dan Q5. Maka voltan keluaran ialah menggunakan logik negatif.

11.1.7 Logik MOS

Logik MOS merupakan famili logik yang baru muncul dalam dunia logik. Keistimewaan litar MOS ialah pengeluaran kuasa yang rendah serta saiz yang kecil. Rajah 11.25 menunjukkan litar logik MOS bagi fungsi BUKAN. Ia terdiri daripada transistor MOS atau FET bersaluran positif Q1 dan negatif Q2. Apabila masukan A dikenakan voltan 0 V, arus akan mengalir dari sumber voltan 5 V melalui transistor Q1 dan keluar melalui K. Arus tidak boleh mengalir melalui transistor Q2, dan voltan pada titik K hampir 5 V. Sebaliknya, apabila masukan A dikenakan voltan 5 V, transistor Q1 akan memotong pengaliran arus. Tetapi arus boleh mengalir melalui transistor Q2 dan bumi. Ini bermakna voltan keluaran hampir kepada 0 V.

Litar logik MOS bagi gate BUKAN-DAN ditunjukkan di dalam Rajah 11.26.

11.2 PERBANDINGAN FAMILI LOGIK

Perbandingan famili logik ditunjukkan di dalam Rajah 11.27.

11.3 LATIHAN 11 1. Dengan menggunakan logik diod, lukiskan litar bagi sistem logik berikut: Jika gate DAN dikehendali mengeluarkan aliran arus 1 mA apabila keluarannya berkeadaan 1, iaitu tidak kurang daripada 4.0 V, dan 0 mA apabila keluarannya berkeadaan 0, iaitu tidak melebihi 1.0 V, cari nilai bagi perintang di dalam gate DAN dan ATAU. Anggapkan sumber bagi X, Y dan Z mempunyai kosong rintangan dan tiap-tiap satu bernilai sama ada 0 V atau 5 V. 2. Perhatikan sambungan antara sebuah gate DAN diod dengan gate ATAU diod. Jika voltan turun melintangi diod ialah 0.7 V, tentukan keupayaan keluaran gate DAN. 3. Katakan voltan antara tapak dengan pengeluar dan voltan antara pemungut dengan pengeluar bagi transistor Q, apabila ia berkeadaan tepuan adalah 0.7 V dan 0.2 V. Juga, katakan voltan turun melintangi diod yang mengalirkan arus bernilai 0.7 V. Jika masukan bagi gate ini adalah dari keluaran gate yang serupa, (a) buktikan bahawa litar ini melakukan fungsi BUKAN-DAN (b) adakah litar ini akan bekerja dengan betul jika diod D2 tidak digunakan? (c) jika semua masukan berkeadaan 1, berapakan magnitud voltan gangguan pada masukan yang akan menyebabkan gate ini tidak dapat bekerja dengan betul. (d) ulang bahagian (c) jika satu daripada masukan berkeadaan 0. (e) kira keupayaan keluaran bagi gate ini jika ia dikehendaki menjalankan jenis gate yang sama. 4. Tentukan keupayaan keluaran gate yang ditunjukkan jika * bagi transistor bernilai 20. voltan tunrun melintangi diod apabila ia mengalirkan arus ialah 0.7 V.

12 PERLUMBAAN DAN KESILAPAN LOGIK

Perlumbaan dikatakan bervlaku di antara dua isyarat masukan sesebuah gate apabila kedua-duanya berubah akibat perubahan kepada satu angkubah masukan tanpa mengubah keadaan keluaran gate. Di dalam rangkaian logik jujukan, perlumbaan juga boleh berlaku apabila dua flip-flop dikehendaki berubah dalam satu peralihan keadaan masukan. kehadiran perlumbaan tidak semestinya memberi kesan ke atas kendalian rangkaian logik secara menyeluruh dan perlumbaan yang tidak memberi apa-apa kesan dipanggil setbagai perlumbaan tidak genting. Sebaliknya, perlumbaan genting boleh menyebabkan kendalian rangkaian logik tidak betul dan rangkaian dikatakan mengandungi kesilapan.

12.1 KESILAPAN DALAM RANGKAIAN LOGIK CONTUMAN

Rajah 12.1(a) menunjukkan bentuk rangkaian yang boleh mengalami kesilapan. Gate 4 bagi rangkaian di dalam Rajah 12.1(a) adalah dikawal oleh dua isyarat, iaitu keluaran gate 2 dan 3 yang mana ditentukan oleh nilai angkubah b. Katakan angkubah a dan b bernilai 1 dan c bernilai 0, maka keluaran Z akan bernilai 1 oleh kerana Y bernilai 0. Sekarang, katakan b diubah menjadi 0. Menurut tetori, Z masih bernilai 1 oleh kerana X sekarang bernilai 0. Tetapi, perubahan nilai b lewat diterima oleh gate 2. Ini bermakna Y berubah dari 0 menjadi 1 manakala X akan berubah dari 1 menjadi 0 sejurus kemudian. Ini menyebabkan Z berubah dari 1 menjadi 0 dan sejurus kemudian berubah pula menjadi 1. Keluaran ubahtika 0 seperti ini dipanggil kesilapan 1 statik. Kesilapan 0 statik dikatakan berlaku apabila keluaran ubahtika 1 berlaku dalam masa peralihan antara dua keadaan 0 keluaran (Rajah 12.2).

Kehadiran kesilapan statik dapat dikesan dengan meneliti peta Karnaugh bagi fungsi keluaran berkenaan, yang mana bagi rangkaian di dalam Rajah 12.1(a) diberi oleh Rajah 12.1(b). Siratan utama ab dan bc ditunjukkan dalam gelung dan digunakan untuk membina rangkaian di dalam Rajah 12.1(a). Siratan utama yang ketiga yang boleh didapati ialah ac dan terdiri daripada sebutan ac (b +b), punca kesilapan 1 statik. Kelewatan litar praktik menimbulkan keadaan ubahtika, ketika mana (b + b) tidak menyamai 1. Untuk mengelakkan kesilapan seperti ini daripada berlaku, semua siratan utama mestilah digunakan. Oelh itu gate ac akan mengekalkan Z pada 1 ketika perubahan angkubah b dikesan oleh gate. Rajah 12.3 menunjukkan rangkaian bagi fungsi Z bebas daripada kesilapan.

Kesilapan statik timbul akibat dari perbezaan kelewatan perambatan yang dialami oleh isyarat yang berpunca dari perubahan pada satu angkubah. Akibatnya ialah dua perubahan dialami oleh isyarat keluaran apabila ia tidak sepatutnya berubah. Kesilapan dinamik timbul diakibatkan oleh sebab yang serupa, tetapi ia menyebabkan tiga perubahan pada isyarat keluaran apabila ia sepatutnya berubah hanya sekali. Perhatikan litar di dalam Rajah 12.4(a). Jika kita teliti rangkaian ini, kita akan dapati bahawa angkubah yang boleh menimbulkan kesilapan dinamik apabila ia berubah ialah c (oleh kerana hanya angkubah c yang mempunyai tiga laluan menuju keluaran). Ini bermakna, jika a = b = 1, perubahan nilai c dari 0 kepada 1 akan merambat menerusi ketiga-tiga laluan. Jika keluaran gate berkenaan berubah sepertimana ditunjukkan di dalam Rajah 12.4(b), kesilapan dinamik akan berlaku.

Kesilapan dinamik boleh dielakkan dengan menambah kelewatan pada laluan isyarat atau menyusun semula rangkaian berkenaan.

12.2 KESILAPAN DAMA RANGKAIAN LOGIK JUJUKAN

Kesilapan statik dan dinamik sering berlaku terutamanya di dalam rangkaian logik cantuman, tetapi kewujudannya tidaklah membimbangkan. Malah ia dianggap sebagai isyarat gangguan.

Kesilapan penting berlaku hanya di dalam rangkaian jujukan taksegerak dan menurut Unger, satu kesilapan penting dikata kan berlaku jika keadaan rangkaian selepas tiga perubahan berturutan berlaku pada satu daripada angkubah masukan, berbeza daripada keadaan yang didapati selepas perubahan pertama angkubah itu. Rangkaian di dalam Rajah 12.5(a) mengandungi kesilapan penting. Katakan kita bermula dengan keadaan 00 dan katakan X diubah menjadi 1, rangkaian ini sepatutnya berubah kepada keadaan 10. Tetapi, perhatikan kemungkinan berikut: (a) X berubah dari 0 kepada 1 (b) keluaran gate 2 berubah dari 0 kepada 1 (c) keluaran flip-flop A berubah dari 0 kepada 1. (d) Keluaran gate 4 berubah dari 0 kepada 1. (e) Keluaran flip-flop B berubah dari 0 kepada 1 (f) Keluaran gate BUKAN berubah dari 1 kepada 0. (g) Keluaran gate 1 berubah dari 0 kepada 1, keluaran gate 2 berubah balik kepada 0, keluaran gate 4 berubah balik kepada 0. (h) Keluaran flip-flop A berubah balik kepada 0. Jelaslah bahawa keadaan rangkaian ialah 01 dan tidak 10. Ini adalah disebabkan oleh tempoh kelewatan gate BUKAN melebihi tempoh kelewatan bagi flip-flop serta gate lain.

Kesilapan penting seperti ini boleh dielakkan dengan menambah kelewatan pada rangkaian berkenaan. Misalnya, bagi rangkaian di dalam Rajah 12.5, jika kita tambahkan tempoh kelewatan kepada keluaran flip-flop A, maka perubahan nilai X akan akan dikesan oleh gate sebelum keluaran flip-flop A. Ini mempastikan kesilapan penting tidak berlaku.